基于FPGA的自主可控SOC設(shè)計(jì) 課件 第七講 SoC系統(tǒng)測(cè)試與分析

第七講SOC系統(tǒng)測(cè)試與分析SoC系統(tǒng)驗(yàn)證方法SoC系統(tǒng)測(cè)試原理及方法7.1SoC系統(tǒng)驗(yàn)證方法

在系統(tǒng)芯片的設(shè)計(jì)過程中，系統(tǒng)規(guī)約確定之后進(jìn)行系統(tǒng)級(jí)設(shè)計(jì)。首先對(duì)系統(tǒng)行為進(jìn)行建模，根據(jù)功能規(guī)范要求對(duì)行為模型進(jìn)行驗(yàn)證；然后將行為模型映射到由芯核和功能塊組成的架構(gòu)之上。目的就是去驗(yàn)證該架構(gòu)的功能和性能。7.1SoC系統(tǒng)驗(yàn)證方法在功能設(shè)計(jì)和架構(gòu)映射之后，都需要進(jìn)行驗(yàn)證，分別是功能驗(yàn)證和性能驗(yàn)證。功能驗(yàn)證：

目的是檢查行為設(shè)計(jì)是否滿足功能需求。性能驗(yàn)證：

目的是檢查所選出的架構(gòu)是在滿足功能需求之外是否能滿足性能需求。7.1SoC系統(tǒng)驗(yàn)證方法在整個(gè)驗(yàn)證過程中，都將使用測(cè)試平臺(tái)來檢驗(yàn)設(shè)計(jì)對(duì)象的功能，系統(tǒng)級(jí)測(cè)試平臺(tái)是整個(gè)驗(yàn)證過程的一個(gè)關(guān)鍵。7.1SoC系統(tǒng)驗(yàn)證方法從系統(tǒng)規(guī)約中提取出一項(xiàng)功能要求，并定義出檢驗(yàn)其功能的具體測(cè)試，重復(fù)進(jìn)行，直至為每一項(xiàng)功能都建立了測(cè)試。7.1SoC系統(tǒng)驗(yàn)證方法在實(shí)際中對(duì)SoC進(jìn)行驗(yàn)證時(shí)，由于它是由多個(gè)功能塊組成，可以將SoC的整個(gè)系統(tǒng)級(jí)測(cè)試平臺(tái)運(yùn)用于系統(tǒng)芯片的每一個(gè)子模塊（功能塊），實(shí)現(xiàn)對(duì)每個(gè)功能塊的細(xì)節(jié)進(jìn)行驗(yàn)證。SOC系統(tǒng)驗(yàn)證方法包括模塊/IP核級(jí)驗(yàn)證軟硬件協(xié)同仿真驗(yàn)證FPGA驗(yàn)證功能驗(yàn)證ABCD提交性能驗(yàn)證E多選題1分7.1SoC系統(tǒng)驗(yàn)證方法對(duì)SoC功能塊的細(xì)節(jié)進(jìn)行驗(yàn)證時(shí)，可以采用如下多種方法：硬件建模、接口驗(yàn)證、軟/硬件協(xié)同驗(yàn)證、隨機(jī)測(cè)試、基于應(yīng)用程序的驗(yàn)證、門級(jí)驗(yàn)證等。

硬件建模為了達(dá)到足夠高的無故障率，需要運(yùn)行大量的應(yīng)用程序來進(jìn)行測(cè)試。對(duì)于規(guī)模較小的設(shè)計(jì)，可以使用單個(gè)FPGA對(duì)整個(gè)芯片進(jìn)行建模對(duì)于規(guī)模較大的設(shè)計(jì)，可以使用多個(gè)FPGA進(jìn)行建模，配合專門開發(fā)的軟件，構(gòu)建硬件仿真器7.1.1硬件仿真器硬件仿真器提供了對(duì)可重配置邏輯、可編程互連、大容量邏輯以及特殊存儲(chǔ)器和處理器的支持。對(duì)SoC的設(shè)計(jì)，若要使用硬件仿真，就需要提供適合于硬件仿真器的各種模型，如微處理器、存儲(chǔ)器、總線功能模型、監(jiān)控器、時(shí)序產(chǎn)生器等。這些模型的建立應(yīng)該在SoC設(shè)計(jì)階段的早期就開始進(jìn)行，可以與芯核的提供商一起來共同解決。7.1.2協(xié)同驗(yàn)證與仿真在設(shè)計(jì)階段的早期建立協(xié)同驗(yàn)證環(huán)境，進(jìn)行軟件/硬件協(xié)同驗(yàn)證。使用協(xié)同驗(yàn)證可以達(dá)到如下目標(biāo)：讓電路工程師們能夠同時(shí)設(shè)計(jì)、開發(fā)和調(diào)試軟件和硬件，同時(shí)在系統(tǒng)集成和制造芯片之前將設(shè)計(jì)錯(cuò)誤去除。7.1.3協(xié)同驗(yàn)證與仿真7.1.3協(xié)同驗(yàn)證與仿真從理論上講，在協(xié)同仿真中，硬件可以用C/C++建模，整個(gè)系統(tǒng)可以像單個(gè)C/C++程序一樣執(zhí)行。實(shí)際上，對(duì)硬件的實(shí)現(xiàn)，仍是采用HDL/RTL描述。因此，協(xié)同仿真需要一個(gè)或多個(gè)HDL仿真器和一個(gè)C/C++平臺(tái)（編譯器、裝入程序、鏈接器和計(jì)算機(jī)操作系統(tǒng)的其他部分）。7.1.4硬件仿真在協(xié)同仿真中，包括HDL仿真器和軟件仿真器在內(nèi)的兩個(gè)或多個(gè)仿真器需要互相鏈接，因此不同仿真器之間的通信是關(guān)鍵問題，可以采用主/從模式、分布式模式兩種方案。

7.1.5系統(tǒng)級(jí)時(shí)序驗(yàn)證時(shí)序驗(yàn)證是用來檢查設(shè)計(jì)對(duì)象是否滿足預(yù)期的時(shí)序要求。對(duì)所設(shè)計(jì)電路中的每一個(gè)存儲(chǔ)單元和鎖存器都存在需要滿足的時(shí)序要求，如建立時(shí)間、保持時(shí)間、延遲時(shí)間等。時(shí)序分析有動(dòng)態(tài)分析和靜態(tài)分析兩種類型。動(dòng)態(tài)時(shí)序分析使用仿真向量去驗(yàn)證；對(duì)于給定的輸入，電路的輸出結(jié)果是否符合時(shí)序的規(guī)定。靜態(tài)時(shí)序分析檢查電路中的所有時(shí)序路徑7.1.6物理驗(yàn)證物理設(shè)計(jì)是在邏輯設(shè)計(jì)或電路設(shè)計(jì)之后實(shí)現(xiàn)物理版圖的過程。物理版圖是由各層次的版圖編輯而成，形成晶體管和其他器件相互間的連線。物理驗(yàn)證是物理設(shè)計(jì)的一個(gè)重要環(huán)節(jié)。7.1.6物理驗(yàn)證7.1.6物理驗(yàn)證物理驗(yàn)證階段的任務(wù)是對(duì)最后結(jié)果進(jìn)行驗(yàn)證，主要有功耗分析、設(shè)計(jì)規(guī)則檢查、版圖邏輯圖一致性檢查、物理效應(yīng)分析等工作。

7.2SoC系統(tǒng)測(cè)試原理及方法現(xiàn)在人們對(duì)電路的測(cè)試通常是在測(cè)試系統(tǒng)所提供的硬件、軟件環(huán)境下實(shí)現(xiàn)的。測(cè)試矢量是影響測(cè)試效果的關(guān)鍵，它可通過測(cè)試生成（ATPG）算法獲得。7.2SoC系統(tǒng)測(cè)試原理及方法計(jì)算機(jī)主要用于為被測(cè)電路生成測(cè)試矢量；數(shù)據(jù)信號(hào)發(fā)生器根據(jù)計(jì)算機(jī)的要求產(chǎn)生測(cè)試波形，并加載到被測(cè)電路上；邏輯分析儀采集被測(cè)電路的響應(yīng)信號(hào)并進(jìn)行一定的分析，然后將結(jié)果送到計(jì)算機(jī)中進(jìn)行處理。7.2.1基于神經(jīng)網(wǎng)絡(luò)的電路測(cè)試生成方法人工神經(jīng)網(wǎng)絡(luò)（ANN）由于其優(yōu)良的特性，能較好的處理目前串行計(jì)算機(jī)難于解決的NP完全問題（如Hopfield神經(jīng)網(wǎng)絡(luò)用于TSP問題的求解）。根據(jù)組合電路測(cè)試生成的特點(diǎn)，選用Hopfield神經(jīng)網(wǎng)絡(luò)作為電路建模的基礎(chǔ)，用神經(jīng)網(wǎng)絡(luò)的能量函數(shù)來表征電路的邏輯特性。

7.2.2二元判定圖BDD

二元判定圖(BDD)就是一種較有效的方法，它將布爾函數(shù)的功能用有向無環(huán)圖來表示，圖中從根節(jié)點(diǎn)到葉節(jié)點(diǎn)的路徑對(duì)應(yīng)了布爾函數(shù)值為1的一個(gè)輸入矢量。電路的可測(cè)性一般定義為測(cè)試的簡(jiǎn)便性或經(jīng)濟(jì)而有效測(cè)試的能力，主要涉及如下三個(gè)基本方面：測(cè)試矢量的產(chǎn)生、測(cè)試的評(píng)估和計(jì)算、測(cè)試的施加。電路可測(cè)性設(shè)計(jì)的基礎(chǔ)是可測(cè)性的度量方法7.2.3大規(guī)模集成電路與系統(tǒng)的可測(cè)性設(shè)計(jì)7.2.4VLSI與系統(tǒng)的可測(cè)性設(shè)計(jì)邊界掃描可測(cè)性設(shè)計(jì)數(shù)摸混合電路的邊界掃描測(cè)試專用集成電路設(shè)計(jì)中的邊界掃描7.2.4VLSI與系統(tǒng)的可測(cè)性設(shè)計(jì)邊界掃描可測(cè)性設(shè)計(jì)

邊界掃描測(cè)試是一種可應(yīng)用于數(shù)字器件的具有結(jié)構(gòu)化特性的測(cè)試技術(shù)，它通過在集成電路的設(shè)計(jì)階段采取一些措施，能在很大程度上簡(jiǎn)化印制電路板級(jí)的測(cè)試，從而降低測(cè)試費(fèi)用。7.2.4VLSI與系統(tǒng)的可測(cè)性設(shè)計(jì)數(shù)摸混合電路的邊界掃描測(cè)試

通過數(shù)?；蚰?shù)轉(zhuǎn)換器(ADC或DAC)將模擬電路的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并由邊界掃描鏈輸出，或者把測(cè)試模擬電路的模擬信號(hào)先把其數(shù)字信號(hào)形式由邊界掃描管腳輸入，加到相應(yīng)的模數(shù)轉(zhuǎn)換器上，完成對(duì)模擬器件的測(cè)試。專用集成電路設(shè)計(jì)中的邊界掃描

對(duì)規(guī)模較小的FPGA器件，若它未含有邊界掃描測(cè)試端口，則進(jìn)行可測(cè)性設(shè)計(jì)時(shí)應(yīng)為其設(shè)計(jì)邊界掃描測(cè)試端口，并連入邊界掃描鏈。JTAG(JointTestActionGroup,聯(lián)合測(cè)試行動(dòng)小組)TCK為測(cè)試時(shí)鐘輸入TDI為測(cè)試數(shù)據(jù)輸入TDO為測(cè)試數(shù)據(jù)輸出TMS為測(cè)試模式選擇/TRST為測(cè)試復(fù)位，輸入引腳，低電平有效。

JTAG接口JTAG大致分兩類，一類用于測(cè)試芯片的電氣特性，檢測(cè)芯片是否有問題；一類用于Debug

一個(gè)含有JTAGDebug接口模塊的CP