基于FPGA的自主可控SOC設(shè)計(jì) 課件 第三講 加法器設(shè)計(jì)

第三講加法器設(shè)計(jì)定點(diǎn)加法器設(shè)計(jì)進(jìn)位鏈結(jié)構(gòu)串行進(jìn)位并行進(jìn)位浮點(diǎn)加法器設(shè)計(jì)規(guī)格化浮點(diǎn)數(shù)運(yùn)算的基本原理浮點(diǎn)加法器設(shè)計(jì)實(shí)現(xiàn)3.1定點(diǎn)加法器設(shè)計(jì)算術(shù)邏輯部件的核心單元是加法器。加法器是影響算術(shù)邏輯部件整體性能的關(guān)鍵部分。定點(diǎn)多位加法器是指能夠?qū)崿F(xiàn)多位二進(jìn)制數(shù)相加運(yùn)算的電路。A:1101B:1011111被加數(shù)加數(shù)低位進(jìn)位00011和S進(jìn)位C

0+3.1定點(diǎn)加法器設(shè)計(jì)---不考慮低位進(jìn)位的一位加法器一位半加器半加器被加數(shù)A加數(shù)B和S進(jìn)位C---考慮低位進(jìn)位的一位加法器一位全加器：被加數(shù)加數(shù)和進(jìn)位全加器低位進(jìn)位3.1.1進(jìn)位鏈結(jié)構(gòu)

按形成進(jìn)位的方式可以將多位加法器分為兩類(lèi)：串行進(jìn)位加法器串行進(jìn)位方式是將多個(gè)全加器的進(jìn)位輸出依次級(jí)聯(lián)。并行進(jìn)位加法器并行進(jìn)位加法器設(shè)有專(zhuān)門(mén)的并行進(jìn)位產(chǎn)生邏輯，運(yùn)算速度較快。3.1.1進(jìn)位鏈結(jié)構(gòu)串行進(jìn)位加法器每步操作只實(shí)現(xiàn)一位求和。采用一位加法器設(shè)計(jì)n位全加器，則需將n位二進(jìn)制求和運(yùn)算分解為n步操作實(shí)現(xiàn)，每位的進(jìn)位作為下一步求和操作的進(jìn)位輸入。串行加法器所用元件很少，但速度太慢。3.1.1進(jìn)位鏈結(jié)構(gòu)并行進(jìn)位加法器使用n個(gè)全加器一步實(shí)現(xiàn)n位相加，即n位數(shù)據(jù)同時(shí)求和。計(jì)算機(jī)的運(yùn)算器基本上都采用并行加法器，所用全加器的個(gè)數(shù)與操作位數(shù)相同。并行加法器的運(yùn)算速度不僅與全加器的速度有關(guān)，更取決于進(jìn)位傳遞的速度。3.1.1進(jìn)位鏈結(jié)構(gòu)從本質(zhì)上來(lái)講，進(jìn)位的產(chǎn)生是從低位開(kāi)始，逐級(jí)向高位傳遞的。假定Cin為低位進(jìn)位信號(hào)，則本位（第i位）產(chǎn)生的進(jìn)位信號(hào)Cout為：3.1.1進(jìn)位鏈結(jié)構(gòu)Cout=Gi+PiCin是構(gòu)成各種進(jìn)位鏈結(jié)構(gòu)的基本邏輯式。Gi=AiBi稱(chēng)為第i位的進(jìn)位產(chǎn)生函數(shù)，或稱(chēng)為本位進(jìn)位或絕對(duì)進(jìn)位。若本位的兩輸入量均為1，必產(chǎn)生進(jìn)位。這是不受進(jìn)位傳遞影響的分量。

3.1.1進(jìn)位鏈結(jié)構(gòu)Pi稱(chēng)為進(jìn)位傳遞函數(shù)，而PiCin則稱(chēng)為傳送進(jìn)位或條件進(jìn)位。Pi的邏輯含義是：若本位的兩個(gè)輸入至少一個(gè)為1時(shí)，則當(dāng)?shù)臀挥羞M(jìn)位傳來(lái)時(shí)，本位將產(chǎn)生進(jìn)位。3.1.2串行進(jìn)位串行進(jìn)位方式是指：逐級(jí)地形成各位進(jìn)位，每一級(jí)進(jìn)位直接依賴(lài)于上一級(jí)進(jìn)位。設(shè)n位并行進(jìn)位加法器的序號(hào)是第一位為最低位，第n位為最高位，則各進(jìn)位信號(hào)的邏輯式如下：

C1=G1+P1C0=A1B1+(A1B1)C0

C2=G2+P2C2=A2B2+(A2B2)C1

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Cn=Gn+PnCn=AnBn+(AnBn)Cn-13.1.2串行進(jìn)位兩個(gè)多位數(shù)相加時(shí)，只要將低位全加器的進(jìn)位輸出端接到高位全加器的進(jìn)位輸入端，就可以構(gòu)成串行進(jìn)位加法器。任一位的加法運(yùn)算必須在低一位的加法運(yùn)算完成之后才能進(jìn)行。在各級(jí)全加器之間，進(jìn)位信號(hào)采用串聯(lián)結(jié)構(gòu)，所用元件最少，邏輯電路比較簡(jiǎn)單，但運(yùn)算時(shí)間比較長(zhǎng)。3.1.2串行進(jìn)位

串行進(jìn)位加法器3.1.2串行進(jìn)位可以通過(guò)使用1位全加器的串聯(lián)行成多位串行進(jìn)位加法器。要實(shí)現(xiàn)8位串行進(jìn)位加法器，只需要首先1位全加器模塊，然后在頂層模塊中對(duì)該1位全加器實(shí)例化，通過(guò)串聯(lián)的方式產(chǎn)生8位全加器的各位輸出。3.1.2串行進(jìn)位首先實(shí)現(xiàn)一個(gè)加法器模塊3.1.2串行進(jìn)位 實(shí)現(xiàn)8位全加器時(shí)，只要在頂層模塊進(jìn)行相應(yīng)位的映射即可實(shí)現(xiàn)。3.1.3并行進(jìn)位并行加法器又稱(chēng)為超前進(jìn)位加法器。每位的進(jìn)位只有加數(shù)和被加數(shù)決定，而與低位的進(jìn)位無(wú)關(guān)，即在加法運(yùn)算過(guò)程中各級(jí)進(jìn)位信號(hào)同時(shí)送到各個(gè)全加器的進(jìn)位輸入端。3.1.3并行進(jìn)位根據(jù)進(jìn)位產(chǎn)生函數(shù)Gi=AiBi及進(jìn)位傳遞函數(shù)，可得到如下邏輯式：

C1=G1+P1C0

C2=G2+P2G1+P2P1P0

C3=G3+P3G2+P3P2G1+P3P2P1C0

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Cn=Gn+PnGn-1+…+（Pn…P1）C03.1.3并行進(jìn)位在并行進(jìn)位結(jié)構(gòu)中，各進(jìn)位結(jié)構(gòu)是獨(dú)自形成的，并不直接依賴(lài)于前級(jí)。當(dāng)加法器運(yùn)算的有關(guān)輸入（AiBiC0）穩(wěn)定后，各級(jí)同時(shí)產(chǎn)生自己的Gi和Pi，也同時(shí)形成自己的進(jìn)位信號(hào)Ci。3.1.3并行進(jìn)位4位并行進(jìn)位加法器的設(shè)計(jì)采用數(shù)據(jù)流方式進(jìn)行描述。其中，P表示進(jìn)位傳遞信號(hào)，如果P為0，就否決前一級(jí)的進(jìn)位輸入，G表示絕對(duì)進(jìn)位信號(hào)，如果g為1，表示一定會(huì)向后一級(jí)產(chǎn)生進(jìn)位輸出。pp信號(hào)和gg信號(hào)用于多個(gè)超前進(jìn)位模塊之間的連接，例如利用4個(gè)4位超前進(jìn)位加法器模塊構(gòu)成16位超前進(jìn)位加法器。3.1.3并行進(jìn)位3.2浮點(diǎn)加法器浮點(diǎn)數(shù)比定點(diǎn)數(shù)的表示范圍寬，有效精度高，更適合于科學(xué)與工程計(jì)算的需要。浮點(diǎn)數(shù)由階碼E和尾數(shù)M組成，其數(shù)值為：（-1）Ms×M×BE3.2.1規(guī)格化浮點(diǎn)數(shù)加減運(yùn)算

基本原理浮點(diǎn)數(shù)X=Mx·2Ex±

Y=My·2Ey（1）對(duì)階（2）尾數(shù)進(jìn)行加（減）運(yùn)算（3）規(guī)格化（4）舍入處理對(duì)階的原則：小階對(duì)大階。當(dāng)調(diào)整階碼時(shí)，尾數(shù)應(yīng)同步地移位，以保證浮點(diǎn)數(shù)的值不變。如果階碼以2為低，則每當(dāng)階碼增1時(shí)，尾數(shù)應(yīng)右移一位。

3.2.1規(guī)格化浮點(diǎn)數(shù)加減運(yùn)算

基本原理規(guī)格化1）左規(guī)運(yùn)算結(jié)果為11.1XXX或00.0XXX，尾數(shù)左移1位，階碼減1。2）右規(guī)運(yùn)算結(jié)果為10.XXX或01.XXX，尾數(shù)右移1位，階碼加1。最多右移1次。3.2.1規(guī)格化浮點(diǎn)數(shù)加減運(yùn)算

基本原理3.2.2浮點(diǎn)加法器的設(shè)計(jì)數(shù)據(jù)格式數(shù)據(jù)共32位，S(1b)為符號(hào)位，表示浮點(diǎn)數(shù)的正負(fù)，Exponent(8b)為階碼，Mantissa(23b)為尾數(shù)。階碼采用移碼表示

[E]階=E+128

尾數(shù)采用2的補(bǔ)碼表示形式

[M]補(bǔ)=2+M，S（1b）Exponent(8b)Mantissa（23b）

符號(hào)位在最前面(S)，最后的23位均為數(shù)值部分。本節(jié)設(shè)計(jì)的浮點(diǎn)加法器尾數(shù)采用補(bǔ)碼表示，可以簡(jiǎn)化設(shè)計(jì)，而不必判斷兩數(shù)的絕對(duì)值大小關(guān)系。3.2.2浮點(diǎn)加法器的設(shè)計(jì)輸入輸出端口定義3.2.2浮點(diǎn)加法器的設(shè)計(jì)浮點(diǎn)加法器的工作流程3.2.2浮點(diǎn)加法器的設(shè)計(jì)

浮點(diǎn)加法器的工作流程可以用狀態(tài)描述。設(shè)計(jì)7個(gè)狀態(tài)（讀者也可自行根據(jù)流程圖定義狀態(tài)機(jī)，狀態(tài)數(shù)可以多余或少于7個(gè)），分別表示運(yùn)算過(guò)程的各個(gè)步驟，各狀態(tài)的含義如表所示。3.2.2浮點(diǎn)加法器的設(shè)計(jì)狀態(tài)編碼 執(zhí)行的操作S0：4’0000 初始化S1：4’0001 檢測(cè)操作數(shù)是否是零S2：4’0010 比較階碼并計(jì)算階碼的差值S3：4’0011 階碼小的尾數(shù)右移并修改階碼S4：4’0100 尾數(shù)求和S5：4’0101 判斷結(jié)果是否溢出以及是否需要 規(guī)格化S6：4’0110對(duì)結(jié)果進(jìn)行規(guī)格化3.2.2浮點(diǎn)加法器的設(shè)計(jì)浮點(diǎn)加法器的狀態(tài)轉(zhuǎn)換圖3