《電子技術》課件第7章

第7章組合邏輯電路7.1組合邏輯電路的概念及分析7.2加法器7.3編碼器7.4譯碼器7.5數(shù)據(jù)選擇器和數(shù)據(jù)分配器7.6數(shù)值比較器7.7組合邏輯電路的設計本章小結習題七7.1組合邏輯電路的概念及分析7.1.1組合邏輯電路的基本概念

1.組合邏輯電路的特點任意時刻的輸出狀態(tài)只取決于當前的輸入狀態(tài),與歷史狀態(tài)無關,即組合邏輯電路不含記憶功能。

2.組合邏輯電路的方框圖如圖7.1.1所示,組合邏輯電路可以有多個輸入端、多個輸出端,其關系式如下:圖7.1.1組合邏輯電路的方框圖組合邏輯電路在結構上可以由各種門電路組成,也有集成邏輯電路組件。常用的集成組合邏輯電路有加法器、編碼器、譯碼器、數(shù)值比較器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器等。7.1.2組合邏輯電路的分析

1.組合邏輯電路的分析目的組合邏輯電路的分析目的是根據(jù)給定的邏輯圖找出或驗證邏輯電路的邏輯功能,或檢查電路是否合理。

2.組合邏輯電路分析的一般步驟

(1)根據(jù)給定的邏輯圖,由輸入到輸出逐級寫出邏輯函數(shù)表達式。

(2)利用公式法或卡諾圖化簡邏輯函數(shù)。

(3)列出真值表。

(4)分析并確定其邏輯功能。

3.組合邏輯電路分析舉例

【例7.1.1】分析圖7.1.1所示的組合邏輯電路的功能。解:(1)寫出邏輯表達式:(2)化簡:圖7.1.2例7.1.1的邏輯圖(3)列出真值表,如表7.1.1所示。7.2加法器數(shù)字系統(tǒng)中,最基本的運算任務之一是加法運算,所以加法器便成為數(shù)字系統(tǒng)中最基本的運算單元。7.2.1半加器只考慮2個1位二進制數(shù)A、B相加,而不考慮來自低位進位的加法邏輯電路稱為半加器。其中,A、B為加數(shù)和被加數(shù),S為本位的和,C為向高位的進位。半加器的真值表如表7.2.1所示。由真值表寫出邏輯表達式如下:和:(最簡)進位(最簡)半加器的邏輯圖和符號如圖7.2.1所示,也可以用與非門實現(xiàn)(讀者自行完成)。圖7.2.1半加器的邏輯圖和符號7.2.2全加器不僅要考慮兩個一位二進制數(shù)A、B相加,還要考慮來自低位的進位數(shù)Ci的邏輯電路稱為全加器。其中,A、B為加數(shù)、被加數(shù),Ci為低位向本位的進位,Sn為本位的和,Co為本位向高位的進位。全加器的真值表如表7.2.2所示。由真值表寫出邏輯表達式:圖7.2.2(a)是全加器的邏輯圖,圖(b)為全加器的邏輯符號。圖7.2.2全加器的邏輯圖和邏輯符號7.2.3多位加法器兩個多位二進制數(shù)進行加法運算時,上面講的一位二進制數(shù)加法器是不能完成的,必須把多個這樣的全加器連接起來使用,即把相鄰的低一位全加器的Co連接到高一位全加器的Ci端。最低一位相加時可以使用半加器,也可以使用全加器。使用全加器時,需要把全加器的Ci輸入端接低電平“0”。這樣組成的加法器稱為串行進位加法器,如圖7.2.3所示。圖7.2.3四位串行進位加法器如圖7.2.3所示,由于電路的進位是從低位到高位依次連接而成的,因此必須等到低位的進位產生并送到相鄰的高位以后,相鄰的高一位才能產生相加的結果和進位輸出。所以,這種串行進位加法器的缺點是運算速度慢,只能用在對工作速度要求不太高的場合。串行進位加法器的優(yōu)點是電路簡單。為了克服串行進位加法器的缺點,提高工作速度,常采用超前進位的方法。它們在做加法運算的同時,利用快速進位電路把各位進位也求出來,并送到高位,從而提高了運算速度。具有這種結構的加法器稱為超前進位加法器。圖7.2.4給出了TTL及CMOS型4位超前進位加法器集成組件的外部管腳排列圖。圖7.2.4

TTL及CMOS型4位超前進位加法器集成組件的外部管腳排列圖圖7.2.4(a)中74LS283執(zhí)行兩個4位二進制數(shù)的加法運算,每位有對應的輸出端,A3、B3之和為S3,A2、B2之和為S2,A1、B1之和為S1,A0、B0之和為S0。Co是本片的進位輸出端,Ci是進位輸入端,為了片與片之間的連接而設計。VCC為TTL型集成電路電源的正極,GND為公共端(或稱為接地端)。

4位內部都有超前進位功能,產生進位項一般在10ns以內,相對于串行進位加法器來說,運算速度比較快。圖7.3.4(b)中CC4008也是4位超前進位全加器。該電路包括4對二進制加數(shù)輸入(A3、B3,A2、B2,A1、B1以及A0、B0),還有一個低位的進位輸入端CIN;輸出包括4位和的輸出(S3,S2,S1,S0),以及整片的進位輸出COUT。VDD為CMOS型集成電路電源的正極,VSS為CMOS型集成電路電源的負極。7.3編碼器

在數(shù)字系統(tǒng)中,將具有特定意義的信息(數(shù)字或字符)編成若干位代碼,這一過程叫編碼。實現(xiàn)編碼操作的電路叫編碼器。編碼器按照輸出代碼的種類不同,可分為二進制編碼器和二－十進制編碼器;按照工作方式的不同,又可以分為普通編碼器和優(yōu)先編碼器。7.3.1二進制編碼器二進制編碼器是用n位二進制代碼對2n個信息進行編碼的邏輯電路?，F(xiàn)以圖7.3.1所示的8線－3線編碼器為例說明其工作原理。圖7.3.1

8線-3線編碼器該編碼器用3位二進制數(shù)分別代表8個信號,3位輸出為Y2、Y1、Y0,8個輸入信號分別為、、、、、、、，低電平有效。其真值表如表7.3.1所示。當某一個輸入端為低電平時,就輸出與該輸入端相對應的代碼。

根據(jù)表7.3.1所示的真值表可知,圖7.3.1所示電路的3個輸出信號的邏輯表達式為由表7.3.1可看出,當任何一個輸入端為有效輸入信號(低電平)時,三個輸出端的取值組成對應的3位二進制代碼,所以電路能實現(xiàn)對任何一個輸入信號編碼。由于該電路有八個輸入端、三個輸出端,所以稱為8線－3線編碼器。7.3.2優(yōu)先編碼器上述8線－3線編碼器雖然比較簡單,但當兩個或更多個輸入信號同時有效時其輸出是混亂的。在數(shù)字系統(tǒng)中,特別是在計算機系統(tǒng)中,常常要控制幾個工作對象,例如微型計算機主要控制打印機、磁盤驅動器、輸入鍵盤等。當某個部件需要實行操作時,必須先送一個信號給主機(稱為服務請求),經主機識別后再發(fā)出允許操作信號(服務響應),并按事先編好的程序工作。這樣會有幾個部件同時發(fā)出服務請求的可能,而在同一時刻只能給其中一個部件發(fā)出允許操作信號。因此,必須根據(jù)輕重緩急,規(guī)定好這些控制對象允許操作的先后次序,即優(yōu)先級別。對多個請求信號的優(yōu)先級別進行編碼的邏輯部件稱為優(yōu)先編碼器。常用的優(yōu)先編碼器有8線－3線優(yōu)先編碼器74LS148、10線－4線8421BCD優(yōu)先編碼器74LS147等。下面僅對74LS148的工作原理進行分析。表7.3.2為74LS148的真值表。為了便于級聯(lián)擴展,74LS148增加了使能端(低電平有效)和優(yōu)先擴展端及。當=0時,電路處于編碼狀態(tài),即允許編碼;當=1時,電路處于禁止狀態(tài),即禁止編碼,輸出端均為高電平。當=0時,分析表7.4.2中～的優(yōu)先級別。例如,對于,只有當均為1,即均為無效電平輸入,且為0時,輸出為111;對于

,當其為0時,無論其他7個輸入是否為有效電平輸入,輸出均為000。由此可知,的優(yōu)先級別高于的優(yōu)先級別,且這8個輸入優(yōu)先級別的高低次序依次為。下角標號碼越大的優(yōu)先級別越高。表7.4.2說明只有當且S=1(即=0)為有效電平時,才為0,其余情況下均為1。因此,

=0表明雖然電路允許編碼,但是編碼輸入～均為無效電平。表7.4.2還說明當電路的使能端=0(即S=1)低電平有效,且編碼輸入～中至少有一個為有效電平(=0)時,表明電路正在編碼;當電路禁止編碼(

=1即S=0),或雖然允許編碼但是編碼輸入～均為無效電平(

=0,

=1)時,表明電路停止編碼。圖7.3.2為74LS148的符號圖,74LS148的邏輯圖從略。圖7.3.2

74LS148的符號圖7.3.3非二進制編碼器本節(jié)以二－十進制編碼器為例介紹非二進制編碼器。二－十進制編碼器是指用四位二進制代碼表示一位十進制數(shù)的編碼電路,也稱10線－4線編碼器。四位二進制代碼共有16種組合狀態(tài),而0～9共10個數(shù)字只用其中10個狀態(tài),所以二－十進制編碼方案很多。最常見的是8421BCD碼編碼器,如圖7.3.3所示。其中,輸入信號I0～I9代表0～9共10個十進制信號,輸出信號Y0～Y3為相應二進制代碼。圖7.3.3二－十進制編碼器由圖7.3.3可以寫出各輸出邏輯函數(shù)式為根據(jù)邏輯函數(shù)式列出8421BCD碼編碼器的功能表,如表7.3.3所示。由表7.3.3可看出,當有一個輸入端信號為高電平時,四個輸出端二進制代碼的值為輸入信號下角標的值,這是一個二－十進制編碼器電路。例如,信號輸入為“1”,而其他輸入均為“0”時,則輸出編碼為Y3Y2Y1Y0=0101,對應十進制數(shù)為5。二－十進制編碼器的電路簡單,如果將輸入端接上10個按鍵,則可作為計算機的鍵盤輸入邏輯電路,但與二進制編碼器相同,其任何時刻只允許對其中一個輸入信號進行編碼。在對兩個以上的輸入信號進行編碼時,應采用優(yōu)先編碼器。7.4譯碼器譯碼是編碼的逆過程,即將每一組輸入二進制代碼“翻譯”成為一個特定的輸出信號。實現(xiàn)譯碼功能的數(shù)字電路稱為譯碼器。譯碼器分為變量譯碼器和顯示譯碼器。變量譯碼器有二進制譯碼器和非二進制譯碼器。顯示譯碼器按顯示材料分為熒光、發(fā)光二極管譯碼器和液晶顯示譯碼器;按顯示內容分為文字譯碼器、數(shù)字譯碼器、符號譯碼器。7.4.1二進制譯碼器二進制譯碼器常用的有:TTL系列中的54/74H138、54/74LS138,CMOS系列中的54/74HC138、54/74HCT138等。圖7.4.1所示為74LS138的符號圖和管腳圖,其邏輯功能表如表7.4.1所示。圖7.4.1

74LS138的符號圖和管腳圖由功能表7.4.1可知,74LS138能譯出三個輸入變量的全部狀態(tài)。該譯碼器設置了E1、E2A、E2B三個使能端,當E1為1且E2A和E2B均為0時,譯碼器處于工作狀態(tài),否則譯碼器不工作。當譯碼器正常工作時,由表7.4.1可以得出如下表達式:由上述表達式可看出,正好是ABC三個變量的全部最小項的“非”,所以74LS138也叫最小項譯碼器。

【例7.4.1】用一個3線-8線譯碼器實現(xiàn)函數(shù)

解:如圖7.4.2所示,當E1接+5V,E2A和E2B接地時,得到相應各輸入端的輸出Y為若將輸入變量A、B、C分別代替A2、A1、A0,則可得到函數(shù)Y:可見,用3線－8線譯碼器再加一個與非門就可實現(xiàn)函數(shù)Y,其邏輯圖如圖7.4.2所示。圖7.4.2例7.4.1的邏輯圖

【例7.4.2】用兩片74LS138實現(xiàn)一個4線－16線譯碼器。解:利用譯碼器的使能端作為高位輸入端A3,如圖7.4.3所示。由表7.4.1可知,當A3=0時,低位片74LS138工作,對輸入A2、A1、A0進行譯碼,還原出Y0～Y7,則高位禁止工作;當A3=1時,高位片74LS138工作,還原出Y8～Y15,而低位片禁止工作。圖7.4.3例7.4.2的連接圖7.4.2非二進制譯碼器非二進制譯碼器種類很多,其中二－十進制譯碼器應用較廣泛。二－十進制譯碼器的常用型號有:TTL系列的54/7442、54/74LS42和CMOS系列中的54/74HC42、54/74HCT42等。圖7.4.4所示為74LS42的符號圖和管腳圖。該譯碼器有A0～A3四個輸入端,共Y0～Y9十個輸出端,簡稱4線－10線譯碼器。74LS42的邏輯功能表如表7.4.2所示。圖7.4.4

74LS42的符號圖和管腳圖7.4.3顯示譯碼器顯示譯碼器常見的是數(shù)字顯示電路,它通常由譯碼器、驅動器和顯示器等部分組成。

1)顯示器數(shù)碼顯示器按顯示方式分為分段式、字形重疊式、點陣式三種。其中,七段顯示器應用最普遍。圖7.4.5(a)所示的半導體發(fā)光二極管顯示器是數(shù)字電路中使用最多的顯示器,它有共陽極和共陰極兩種接法。共陽極接法(見圖7.4.5(c))是指各發(fā)光二極管陽極相接,對應極接低電平時亮。圖7.4.5(b)所示為發(fā)光二極管的共陰極接法,共陰極接法是指各發(fā)光二極管的陰極相接,對應極接高電平時亮。因此,利用不同發(fā)光段組合能顯示出0～9共10個數(shù)字,如圖7.4.5(d)所示。為了使數(shù)碼管能將數(shù)碼所代表的數(shù)顯示出來,必須將數(shù)碼經譯碼器譯出;然后,經驅動器點亮對應的段,即對應于一組數(shù)碼譯碼器應有確定的幾個輸出端有信號輸出。圖7.4.5半導體顯示器

2)集成電路74LS48圖7.4.6為顯示譯碼器74LS48的管腳排列圖,表7.4.3所示為74LS48的邏輯功能表,它有三個輔助控制端L圖7.4.6

74LS48的管腳排列圖為試燈輸入:當=0,

=1時,若七段均完好,則顯示字形是“8”;當=1時,譯碼器方可進行譯碼顯示。常用于檢查74LS48顯示器的好壞。用來動態(tài)滅零,當=1,且=0,輸入A3A2A1A0=0000時,

=0,使數(shù)字符的各段熄滅。為滅燈輸入/滅燈輸出;當=0時,不管輸入如何,數(shù)碼管不顯示數(shù)字。為控制低位滅零信號,當

=1時,說明本位處于顯示狀態(tài);若=0,且低位為零,則低位零被熄滅。由變量譯碼器可知,它的每個輸出端都表示一個最小項,而任何函數(shù)都能寫成最小項表達式,利用這個特點可以用來實現(xiàn)邏輯函數(shù),也可用作集成電路的片選信號擴展功能。7.5數(shù)據(jù)選擇器和數(shù)據(jù)分配器7.5.1數(shù)據(jù)選擇器數(shù)據(jù)選擇器按要求從多路輸入,選擇一路輸出,根據(jù)輸入端的個數(shù)分為四選一、八選一等。其功能相當于如圖7.5.1所示的單刀多擲開關。圖7.5.1數(shù)據(jù)選擇器示意圖圖7.5.2所示是四選一數(shù)據(jù)選擇器的邏輯圖和符號圖。圖中,A1、A0為控制數(shù)據(jù)準確傳送的地址輸入信號,D0～D3為供選擇的電路并行輸入信號,E為選通端或使能端,低電平有效。當E=1時,選擇器不工作,禁止數(shù)據(jù)輸入;當E=0時,選擇器正常工作,允許數(shù)據(jù)選通。由圖7.5.2可寫出四選一數(shù)據(jù)選擇器的輸出邏輯表達式:圖7.5.2四選一數(shù)據(jù)選擇器由邏輯表達式可列出功能表如表7.5.1所示。

74LS151是一種典型的集成電路數(shù)據(jù)選擇器。圖7.5.3所示是74LS151的符號圖和管腳圖。74LS151有三個地址端A2、A1、A0,可選擇D0～D7八個數(shù)據(jù),具有兩個互補輸出端W和。其功能表如表7.5.2所示。圖7.5.3

74LS151數(shù)據(jù)選擇器

【例7.5.1】

試用八選一數(shù)據(jù)選擇器74LS151產生邏輯函數(shù)。

解:把邏輯函數(shù)變換成最小項表達式,即八選一數(shù)據(jù)選擇器的輸出邏輯函數(shù)表達式為若將式中A2、A1、A0用A、B、C代替,則D0=D1=D3=D6=1,D2=D4=D5=D7=0。該邏輯函數(shù)的邏輯圖如圖7.5.4所示。圖7.5.4例7.5.1的邏輯圖7.5.2數(shù)據(jù)分配器數(shù)據(jù)分配器是數(shù)據(jù)選擇器的逆過程,即將一路輸入變?yōu)槎嗦份敵龅碾娐?。?shù)據(jù)分配器的示意圖如圖7.5.5所示。圖7.5.5數(shù)據(jù)分配器的示意圖根據(jù)輸出的個數(shù)不同,數(shù)據(jù)分配器可分為四路分配器、八路分配器等。數(shù)據(jù)分配器實際上是譯碼器的特殊應用。圖7.5.6所示是用74LS138譯碼器作為數(shù)據(jù)分配器的邏輯原理圖,其中譯碼器的E1為使能端,E2B接低電平,輸入A0～A2為地址端,E2A為數(shù)據(jù)輸入,從Y0～Y7分別得到相應的輸出。圖7.5.6用74LS138作為數(shù)據(jù)分配器的邏輯原理圖7.6數(shù)值比較器7.6.1數(shù)值比較器的定義及功能在數(shù)字系統(tǒng)中,特別是在計算機中,經常需要比較兩個數(shù)A和B的大小,數(shù)值比較器就是對兩個位數(shù)相同的二進制數(shù)A、B進行比較,其結果有A＞B、A＜B和A＝B三種可能性。設計比較兩個一位二進制數(shù)A和B大小的數(shù)字電路,輸入變量是兩個比較數(shù)A和B,輸出變量YA＞B、YA＜B、YA=B分別表示A＞B、A＜B和A＝B三種比較結果。其真值表如表7.6.1所示。根據(jù)真值表可寫出邏輯表達式:YA＞B=YA＜B=由邏輯表達式畫出邏輯圖,如圖7.6.1所示。圖7.6.1一位數(shù)值比較器7.6.2集成數(shù)值比較器

1.四位數(shù)值比較器74LS85四位數(shù)值比較器的管腳排列圖如圖7.6.2所示。圖中,A、B為數(shù)據(jù)輸入端。74LS85有三個級聯(lián)輸入端,即IA＞B、IA＜B、IA=B,表示低四位比較的結果輸入;它有三個級聯(lián)輸出端,即YA＞B、YA＜B、YA=B,表示末級比較結果的輸出。其功能表如表7.6.2所示。圖7.6.2四位數(shù)值比較器74LS85的管腳排列圖從表中可以看出,比較兩個四位二進制數(shù)A(A3A2A1A0)和B(B3B2B1B0)的大小時,從最高位開始進行比較,如果A3＞B3,則A一定大于B,反之,若A3＜B3,則一定有A小于B,若A3=B3,則比較次高位A2和B2,以此類推,直到比較到最低位,若各位均相等,則A=B。

2.數(shù)值比較器的擴展

74LS85數(shù)值比較器的級聯(lián)輸入端IA＞B、IA＜B、IA=B是為了擴大比較器的功能而設置的。當不需要擴大比較位數(shù)時,IA＞B、IA＜B接低電平,IA=B接高電平;當需要擴大比較器的位數(shù)時,只要將低位的FA＞B、FA＜B、FA=B分別接高位相應的串接輸入端IA＞B、IA＜B、IA=B即可。用兩片74LS85組成八位數(shù)值比較器的電路如圖7.6.3所示。圖7.6.3兩片74LS85的擴展連接圖7.7組合邏輯電路的設計組合邏輯電路根據(jù)使用的邏輯電路不同,其設計思路也不完全相同,分為使用小規(guī)模、中規(guī)模集成電路設計,以及使用可編程邏輯電路器件設計等多種方法。本書僅介紹前兩種設計方法。7.7.1采用小規(guī)模邏輯電路設計組合設計任務是:按照給定的具體邏輯命題,設計出合理的邏輯電路。組合邏輯電路的設計步驟如下:

(1)根據(jù)邏輯命題,確定輸入、輸出變量,并予以邏輯賦值(確定“0”、“1”的含義)。

(2)根據(jù)邏輯功能要求,列出真值表。

(3)根據(jù)真值表,求邏輯表達式,并化簡或轉換成要求的邏輯表達式。

(4)根據(jù)邏輯表達式,選擇合理的元器件,畫出邏輯圖。

【例7.7.1】設計一個三人表決電路,并以與非門實現(xiàn)。解:(1)設A、B、C為輸入變量;“1”表示同意,“0”表示不同意;Y為輸出變量,“1”表示通過,“0”表示否決。

(2)根據(jù)功能要求,列出真值表,如表7.7.1所示。(3)寫出邏輯表達式,化簡,并轉換成與非表達式:(4)作出邏輯圖,如圖7.7.1所示。圖7.7.1例7.7.1邏輯圖7.7.2采用中規(guī)模邏輯電路設計組合邏輯電路除了可采用小規(guī)模集成電路設計以外,還可以采用中規(guī)模集成器件進行設計。采用中規(guī)模集成電路設計的特點如下:

(1)實踐中大都用中規(guī)模器件設計。

(2)可以先選合適的器件,再進行設計。

(3)可以采用積木式拼湊法設計。

(4)最簡化不是唯一目標。

(5)中規(guī)模電路已經成為標準宏電路,在大規(guī)?；蛘呖删幊唐骷O計時調用。

(6)中規(guī)模器件的價格與生產量相關,不一定電路復雜價格就高。用中規(guī)模集成器件設計組合邏輯電路時,“最合理”指的是:使用的中規(guī)模集成器件的片數(shù)最少,種類最少,而且連線最小。與采用小規(guī)模集成器件設計相比,其設計步驟既有相同之處,又有不同之處。其中,不同之處是:組合邏輯電路設計中的第三步化簡(或變換)邏輯函數(shù),即采用中規(guī)模集成器件設計時不需要化簡,只需要變換。因為每一種中規(guī)模集成電路器