教學(xué)課件：《EDA技術(shù)及應(yīng)用-Verilog-HDL版》(第三版)譚會(huì)生

1.1EDA技術(shù)的涵義

1.2EDA技術(shù)的發(fā)展歷程

1.3EDA技術(shù)的主要內(nèi)容

1.4EDA軟件系統(tǒng)的構(gòu)成

1.5EDA工具的發(fā)展趨勢(shì)

1.6EDA的工程設(shè)計(jì)流程

1.7數(shù)字系統(tǒng)的設(shè)計(jì)

1.8EDA技術(shù)的應(yīng)用展望

第1章緒論

什么叫EDA技術(shù)？由于它是一門迅速發(fā)展的新技術(shù)，涉及面廣，內(nèi)容豐富，因而理解各異，目前尚無統(tǒng)一的看法。作者認(rèn)為：EDA技術(shù)有狹義的EDA技術(shù)和廣義的EDA技術(shù)之分。1.1EDA技術(shù)的涵義狹義的EDA技術(shù)，就是指以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，或稱為IES/ASIC自動(dòng)設(shè)計(jì)技術(shù)。本書討論的對(duì)象專指狹義的EDA技術(shù)。廣義的EDA技術(shù)，除了狹義的EDA技術(shù)外，還包括計(jì)算機(jī)輔助分析CAA技術(shù)(如PSPICE、EWB、MATLAB等)和印刷電路板計(jì)算機(jī)輔助設(shè)計(jì)PCB-CAD技術(shù)(如PROTEL、ORCAD等)。在廣義的EDA技術(shù)中，CAA技術(shù)和PCB-CAD技術(shù)不具備邏輯綜合和邏輯適配的功能，因此它并不能稱為真正意義上的EDA技術(shù)。故作者認(rèn)為將廣義的EDA技術(shù)稱為現(xiàn)代電子設(shè)計(jì)技術(shù)更為合適。利用EDA技術(shù)(特指IES/ASIC自動(dòng)設(shè)計(jì)技術(shù))進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)：①用軟件的方式設(shè)計(jì)硬件；②用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的；③設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；④系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)；⑤整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高；⑥從以前的“組合設(shè)計(jì)”轉(zhuǎn)向真正的“自由設(shè)計(jì)”；⑦設(shè)計(jì)的移植性好，效率高；⑧非常適合分工設(shè)計(jì)，團(tuán)體協(xié)作。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。

1．20世紀(jì)70年代的計(jì)算機(jī)輔助設(shè)計(jì)CAD階段

早期的電子系統(tǒng)硬件設(shè)計(jì)采用的是分立元件，隨著集成電路的出現(xiàn)和應(yīng)用，硬件設(shè)計(jì)進(jìn)入到發(fā)展的初級(jí)階段。初級(jí)階段的硬件設(shè)計(jì)大量選用中、小規(guī)模標(biāo)準(zhǔn)集成電路。人們將這些器件焊接在電路板上，做成初級(jí)電子系統(tǒng)，對(duì)電子系統(tǒng)的調(diào)試是在組裝好的PCB(PrintedCircuitBoard)板上進(jìn)行的。1.2EDA技術(shù)的發(fā)展歷程由于設(shè)計(jì)師對(duì)圖形符號(hào)使用數(shù)量有限，因此傳統(tǒng)的手工布圖方法無法滿足產(chǎn)品復(fù)雜性的要求，更不能滿足工作效率的要求。這時(shí)，人們開始將產(chǎn)品設(shè)計(jì)過程中高度重復(fù)性的繁雜勞動(dòng)，如布圖布線工作，用二維圖形編輯與分析的CAD工具替代，最具代表性的產(chǎn)品就是美國(guó)ACCEL公司開發(fā)的Tango布線軟件。20世紀(jì)70年代，是EDA技術(shù)發(fā)展初期，由于PCB布圖布線工具受到計(jì)算機(jī)工作平臺(tái)的制約，其支持的設(shè)計(jì)工作有限且性能比較差。

2．20世紀(jì)80年代的計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段

初級(jí)階段的硬件設(shè)計(jì)是用大量不同型號(hào)的標(biāo)準(zhǔn)芯片實(shí)現(xiàn)電子系統(tǒng)設(shè)計(jì)的。隨著微電子工藝的發(fā)展，相繼出現(xiàn)了集成上萬只晶體管的微處理器、集成幾十萬直到上百萬儲(chǔ)存單元的隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器。此外，支持定制單元電路設(shè)計(jì)的硅編輯、掩膜編程的門陣列，如標(biāo)準(zhǔn)單元的半定制設(shè)計(jì)方法以及可編程邏輯器件(PAL和GAL)等一系列微結(jié)構(gòu)和微電子學(xué)的研究成果都為電子系統(tǒng)的設(shè)計(jì)提供了新天地。因此，可以用少數(shù)幾種通用的標(biāo)準(zhǔn)芯片實(shí)現(xiàn)電子系統(tǒng)的設(shè)計(jì)。伴隨著計(jì)算機(jī)和集成電路的發(fā)展，EDA技術(shù)進(jìn)入到計(jì)算機(jī)輔助工程設(shè)計(jì)階段。20世紀(jì)80年代初推出的EDA工具則以邏輯模擬、定時(shí)分析、故障仿真、自動(dòng)布局和布線為核心，重點(diǎn)解決電路設(shè)計(jì)沒有完成之前的功能檢測(cè)等問題。利用這些工具，設(shè)計(jì)師能在產(chǎn)品制作之前預(yù)知產(chǎn)品的功能與性能，能生成制造產(chǎn)品的相關(guān)文件，使設(shè)計(jì)階段對(duì)產(chǎn)品性能的分析前進(jìn)了一大步。如果說20世紀(jì)70年代的自動(dòng)布局布線的CAD工具代替了設(shè)計(jì)工作中繪圖的重復(fù)勞動(dòng)，那么，20世紀(jì)80年代出現(xiàn)的具有自動(dòng)綜合能力的CAE工具則代替了設(shè)計(jì)師的部分工作，對(duì)保證電子系統(tǒng)的設(shè)計(jì)，制造出最佳的電子產(chǎn)品起著關(guān)鍵的作用。到了20世紀(jì)80年代后期，EDA工具已經(jīng)可以進(jìn)行設(shè)計(jì)描述、綜合與優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證等工作。CAE階段的

EDA工具不僅為成功開發(fā)電子產(chǎn)品創(chuàng)造了有利條件，而且為高級(jí)設(shè)計(jì)人員的創(chuàng)造性勞動(dòng)提供了方便。但是，大部分從原理圖出發(fā)的EDA工具仍然不能適應(yīng)復(fù)雜電子系統(tǒng)的設(shè)計(jì)要求，而且具體化的元件圖形制約著優(yōu)化設(shè)計(jì)。

3．20世紀(jì)90年代電子系統(tǒng)設(shè)計(jì)自動(dòng)化EDA階段

為了滿足千差萬別的系統(tǒng)用戶提出的設(shè)計(jì)要求，最好的辦法是由用戶自己設(shè)計(jì)芯片，讓他們把想設(shè)計(jì)的電路直接設(shè)計(jì)在自己的專用芯片上。微電子技術(shù)的發(fā)展，特別是可編程邏輯器件的發(fā)展，使得微電子廠家可以為用戶提供各種規(guī)模的可編程邏輯器件，使設(shè)計(jì)者通過設(shè)計(jì)芯片實(shí)現(xiàn)電子系統(tǒng)功能。EDA工具的發(fā)展，又為設(shè)計(jì)師提供了全線EDA工具。這個(gè)階段發(fā)展起來的EDA工具，目的是在設(shè)計(jì)前期將設(shè)計(jì)師從事的許多高層次設(shè)計(jì)工作由工具來完成，如可以將用戶要求轉(zhuǎn)換為設(shè)計(jì)技術(shù)規(guī)范，有效地處理可用的設(shè)計(jì)資源與理想的設(shè)計(jì)目標(biāo)之間的矛盾，按具體的硬件、軟件和算法分解設(shè)計(jì)等。由于電子技術(shù)和EDA工具的發(fā)展，設(shè)計(jì)師可以在不太長(zhǎng)的時(shí)間內(nèi)使用EDA工具，通過一些簡(jiǎn)單標(biāo)準(zhǔn)化的設(shè)計(jì)過程，利用微電子廠家提供的設(shè)計(jì)庫(kù)來完成數(shù)萬門ASIC和集成系統(tǒng)的設(shè)計(jì)與驗(yàn)證。

20世紀(jì)90年代，設(shè)計(jì)師逐步從使用硬件轉(zhuǎn)向設(shè)計(jì)硬件，從單個(gè)電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn)品開發(fā)(即片上系統(tǒng)集成，Systemonachip)。因此，EDA工具是以系統(tǒng)級(jí)設(shè)計(jì)為核心，包括系統(tǒng)行為級(jí)描述與結(jié)構(gòu)綜合、系統(tǒng)仿真與測(cè)試驗(yàn)證、系統(tǒng)劃分與指標(biāo)分配、系統(tǒng)決策與文件生成等一整套的電子系統(tǒng)設(shè)計(jì)自動(dòng)化工具。這時(shí)的EDA工具不僅具有電子系統(tǒng)設(shè)計(jì)的能力，而且能提供獨(dú)立于工藝和廠家的系統(tǒng)級(jí)設(shè)計(jì)能力，具有高級(jí)抽象的設(shè)計(jì)構(gòu)思手段。只有具備上述功能的EDA工具，才可能使電子系統(tǒng)工程師在不熟悉各種半導(dǎo)體工藝的情況下，完成電子系統(tǒng)的設(shè)計(jì)。未來的EDA技術(shù)將向廣度和深度兩個(gè)方向發(fā)展，EDA將會(huì)超越電子設(shè)計(jì)的范疇進(jìn)入其他領(lǐng)域，隨著基于EDA的SOC(單片系統(tǒng))設(shè)計(jì)技術(shù)的發(fā)展，軟、硬核功能庫(kù)的建立，以及基于VHDL的所謂自頂向下設(shè)計(jì)理念的確立，未來的電子系統(tǒng)的設(shè)計(jì)與規(guī)劃將不再是電子工程師們的專利。有專家認(rèn)為，21世紀(jì)將是EDA技術(shù)快速發(fā)展的時(shí)期，并且EDA技術(shù)將是對(duì)21世紀(jì)產(chǎn)生重大影響的十大技術(shù)之一。1.3.1大規(guī)?？删幊踢壿嬈骷?/p>

可編程邏輯器件(簡(jiǎn)稱PLD)是一種由用戶編程以實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。FPGA和CPLD分別是現(xiàn)場(chǎng)可編程門陣列和復(fù)雜可編程邏輯器件的簡(jiǎn)稱。現(xiàn)在，F(xiàn)PGA和CPLD器件的應(yīng)用已十分廣泛，它們將隨著EDA技術(shù)的發(fā)展成為電子設(shè)計(jì)領(lǐng)域的重要角色。1.3EDA技術(shù)的主要內(nèi)容

FPGA在結(jié)構(gòu)上主要分為三個(gè)部分，即可編程邏輯單元、可編程輸入/輸出單元和可編程連線三個(gè)部分。CPLD在結(jié)構(gòu)上主要包括三個(gè)部分，即可編程邏輯宏單元、可編程輸入/輸出單元和可編程內(nèi)部連線。

高集成度、高速度和高可靠性是FPGA/CPLD最明顯的特點(diǎn)，其時(shí)鐘延時(shí)可小至ns級(jí)。結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面，F(xiàn)PGA/CPLD有著非常廣闊的應(yīng)用前景。在高可靠性應(yīng)用領(lǐng)域，如果設(shè)計(jì)得當(dāng)，將不會(huì)存在類似于MCU的復(fù)位不可靠和PC可能跑飛等問題。FPGA/CPLD的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積，易于管理和屏蔽。由于FPGA/CPLD的集成規(guī)模非常大，因此可利用先進(jìn)的EDA工具進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開發(fā)。由于開發(fā)工具的通用性、設(shè)計(jì)語言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過程幾乎與所用器件的硬件結(jié)構(gòu)無關(guān)，因而設(shè)計(jì)開發(fā)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性。它們幾乎可用于任何型號(hào)和規(guī)模的FPGA/CPLD中，從而使得產(chǎn)品設(shè)計(jì)效率大幅度提高，可以在很短時(shí)間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計(jì)，這正是產(chǎn)品快速進(jìn)入市場(chǎng)最寶貴的特征。美國(guó)IT公司認(rèn)為，一個(gè)ASIC80%的功能可用IP核等現(xiàn)成邏輯合成。而未來大系統(tǒng)的FPGA/CPLD設(shè)計(jì)僅僅是各類再應(yīng)用邏輯與IP核(Core)的拼裝，其設(shè)計(jì)周期將更短。與ASIC設(shè)計(jì)相比，F(xiàn)PGA/CPLD顯著的優(yōu)勢(shì)是開發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快、市場(chǎng)適應(yīng)能力強(qiáng)和硬件升級(jí)回旋余地大，而且當(dāng)產(chǎn)品定型和產(chǎn)量擴(kuò)大后，可將在生產(chǎn)中充分檢驗(yàn)過的VHDL設(shè)計(jì)迅速投產(chǎn)。

對(duì)于一個(gè)開發(fā)項(xiàng)目，究竟是選擇FPGA還是選擇CPLD呢?主要看開發(fā)項(xiàng)目本身的需要。對(duì)于普通規(guī)模，且產(chǎn)量不是很大的產(chǎn)品項(xiàng)目，通常使用CPLD比較好。對(duì)于大規(guī)模的邏輯設(shè)計(jì)、ASIC設(shè)計(jì)，或單片系統(tǒng)設(shè)計(jì)，則多采用FPGA。另外，F(xiàn)PGA掉電后將丟失原有的邏輯信息，所以在實(shí)用中需要為FPGA芯片配置一個(gè)專用ROM。1.3.2硬件描述語言(HDL)

常用的硬件描述語言有VHDL、Verilog和ABEL。

VHDL：作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，在電子工程領(lǐng)域已成為事實(shí)上的通用硬件描述語言。

Verilog：作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，支持的EDA工具較多，適用于RTL級(jí)和門電路級(jí)的描述，其綜合過程較VHDL稍簡(jiǎn)單，但其在高級(jí)描述方面不如VHDL。

ABEL：一種支持各種不同輸入方式的HDL，被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計(jì)，由于其語言描述的獨(dú)立性，因而適用于各種不同規(guī)模的可編程器件的設(shè)計(jì)。

有專家認(rèn)為，在新世紀(jì)中，VHDL與Verilog語言將承擔(dān)幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。1.3.3EDA軟件開發(fā)工具

1．主流廠家的EDA軟件工具

目前比較流行的、主流廠家的EDA軟件工具有Altera公司的QuartusⅡ、Xilinx的ISE/ISE-WebPACKSeries和Lattice公司的ispLEVER。這些軟件的基本功能相同，主要差別在于：①面向的目標(biāo)器件不一樣；②性能各有優(yōu)劣。

(1)?QuartusⅡ：是Altera公司新近推出的EDA軟件工具，其設(shè)計(jì)工具完全支持VHDL、Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。第三方的綜合工具，如LeonardoSpectrum、SynplifyPro、FPGACompiler?Ⅱ有著更好的綜合效果，因此通常建議使用這些工具來完成VHDL/Verilog源程序的綜合。Quartus?Ⅱ可以直接調(diào)用這些第三方工具。同樣，QuartusⅡ具備仿真功能，但也支持第三方的仿真工具，如Modelsim。此外，QuartusⅡ?yàn)锳lteraDSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境，它與MATLAB和DSPBuilder結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。QuartusⅡ還可與SOPCBuilder結(jié)合，實(shí)現(xiàn)SOPC系統(tǒng)開發(fā)。

(2)?ISE/ISE-WebPACKSeries：是Xilinx公司新近推出的EDA集成軟件開發(fā)環(huán)境(IntegratedSoftwareEnvironment，簡(jiǎn)稱為ISE)。XilinxISE操作簡(jiǎn)易方便，其提供的各種最新改良功能能解決以往各種設(shè)計(jì)上的瓶頸，加快了設(shè)計(jì)與檢驗(yàn)的流程，如ProjectNavigator(先進(jìn)的設(shè)計(jì)流程導(dǎo)向?qū)I(yè)管理程式)讓顧客能在同一設(shè)計(jì)工程中使用Synplicity與Xilinx的合成工具，混合使用VHDL及VerilogHDL源程序，讓設(shè)計(jì)人員能使用固有的IP與HDL設(shè)計(jì)資源，達(dá)至最佳的結(jié)果。使用者亦可鏈接與啟動(dòng)XilinxEmbeddedDesignKit(EDK)XPS專用管理器，以及使用新增的AutomaticWebUpdate功能來監(jiān)視軟件的更新狀況，也可讓使用者下載更新檔案，以令其ISE的設(shè)定維持最佳狀態(tài)。各版本的ISE軟件皆支持Windows2000、WindowsXP操作系統(tǒng)。

(3)?ispLEVER：是Lattice公司最新推出的一套EDA軟件。提供設(shè)計(jì)輸入、HDL綜合、驗(yàn)證、器件適配、布局布線、編程和在系統(tǒng)設(shè)計(jì)調(diào)試。設(shè)計(jì)輸入可采用原理圖、硬件描述語言、混合輸入三種方式。能對(duì)所設(shè)計(jì)的數(shù)字電子系統(tǒng)進(jìn)行功能仿真和時(shí)序仿真。軟件中含有不同的工具，適用于各個(gè)設(shè)計(jì)階段。軟件包含Synplicity公司的“Synplify”、ExemplarLogic公司的“Leonardo”綜合工具和Lattice公司的ispVM器件編程工具。

ispLEVER軟件提供給開發(fā)者一個(gè)有力的工具，用于設(shè)計(jì)所有Lattice公司可編程邏輯產(chǎn)品。軟件不僅支持所有Lattice公司的ispLSI、MACH、ispGDX、ispGAL、GAL器件，還支持Lattice公司新的FPGA、FPSC、ispXPGATM和ispXPLDTM產(chǎn)品系列。這使得ispLEVER的用戶能夠設(shè)計(jì)所有Lattice公司的業(yè)界領(lǐng)先的FPGA、FPSC、CPLD產(chǎn)品而不必學(xué)習(xí)新的設(shè)計(jì)工具。

2．第三方EDA工具

在基于EDA技術(shù)的實(shí)際開發(fā)設(shè)計(jì)中，由于所選用的EDA工具軟件的某些性能受局限或不夠好，為了使自己的設(shè)計(jì)整體性能最佳，往往需要使用第三方工具。業(yè)界最流行的第三方EDA工具有：邏輯綜合性能最好的Synplify和仿真功能最強(qiáng)大的ModelSim。

(1)?Synplify：是Synplicity公司(該公司現(xiàn)在是Cadence的子公司)的著名產(chǎn)品，是一個(gè)邏輯綜合性能最好的FPGA和CPLD的邏輯綜合工具。它支持工業(yè)標(biāo)準(zhǔn)的Verilog和VHDL硬件描述語言，能以很高的效率將它們的文本文件轉(zhuǎn)換為高性能的面向流行器件的設(shè)計(jì)網(wǎng)表；它在綜合后還可以生成VHDL和Verilog仿真網(wǎng)表，以便對(duì)原設(shè)計(jì)進(jìn)行功能仿真；它具有符號(hào)化的FSM編譯器，以實(shí)現(xiàn)高級(jí)的狀態(tài)機(jī)轉(zhuǎn)化，并有一個(gè)內(nèi)置的語言敏感的編輯器；它的編輯窗口可以在HDL源文件高亮顯示綜合后的錯(cuò)誤，以便能夠迅速定位和糾正所出現(xiàn)的問題；它具有圖形調(diào)試功能，在編譯和綜合后可以以圖形方式(RTL圖、Technology圖)觀察結(jié)果；它具有將VHDL文件轉(zhuǎn)換成RTL圖形的功能，這十分有利于VHDL的速成學(xué)習(xí)；它能夠生成針對(duì)Actel、Altera、Lattice、Lucent、Philips、Quicklogic、Vantis(AMD)和Xilinx公司器件的網(wǎng)表；它支持VHDL1076—1993標(biāo)準(zhǔn)和Verilog1364—1995標(biāo)準(zhǔn)。

(2)?ModelSim：是ModelTechnology公司(該公司現(xiàn)在是MentorGraphics的子公司)的著名產(chǎn)品，支持VHDL和Verilog的混合仿真。使用它可以進(jìn)行三個(gè)層次的仿真，即RTL(寄存器傳輸層次)、Functional(功能)和Gate-Level(門級(jí))。RTL級(jí)仿真僅驗(yàn)證設(shè)計(jì)的功能，沒有時(shí)序信息；功能級(jí)仿真是經(jīng)過綜合器邏輯綜合后，針對(duì)特定目標(biāo)器件生成的VHDL網(wǎng)表進(jìn)行的仿真；門級(jí)仿真是經(jīng)過布線器、適配器后，對(duì)生成的門級(jí)VHDL網(wǎng)表進(jìn)行的仿真，此時(shí)在VHDL網(wǎng)表中含有精確的時(shí)序延遲信息，因而可以得到與硬件相對(duì)應(yīng)的時(shí)序仿真結(jié)果。

ModelSimVHDL支持IEEE1076—1987和IEEE1076—1993標(biāo)準(zhǔn)。ModelSimVerilog基于IEEE1364—1995標(biāo)準(zhǔn)，在此基礎(chǔ)上針對(duì)OpenVerilog標(biāo)準(zhǔn)進(jìn)行了擴(kuò)展。此外，ModelSim支持SDF1.0、2.0和2.1，還有VITAL2.2b和VITAL’95。1.3.4EDA實(shí)驗(yàn)開發(fā)系統(tǒng)

實(shí)驗(yàn)開發(fā)系統(tǒng)提供芯片下載電路及EDA實(shí)驗(yàn)/開發(fā)的外圍資源(類似于用于單片機(jī)開發(fā)的仿真器)，以供硬件驗(yàn)證用。一般包括：①實(shí)驗(yàn)或開發(fā)所需的各類基本信號(hào)發(fā)生模塊，包括時(shí)鐘、脈沖、高低電平等；②FPGA/CPLD輸出信息顯示模塊，包括數(shù)碼顯示、發(fā)光管顯示、聲響指示等；③監(jiān)控程序模塊，提供“電路重構(gòu)軟配置”；④目標(biāo)芯片適配座以及上面的FPGA/CPLD目標(biāo)芯片和編程下載電路；⑤其他轉(zhuǎn)換電路系統(tǒng)及各種擴(kuò)展接口。目前從事EDA實(shí)驗(yàn)開發(fā)系統(tǒng)研究的院校有：清華大學(xué)、北京理工大學(xué)、復(fù)旦大學(xué)、西安電子科技大學(xué)、東南大學(xué)、杭州電子科技大學(xué)等。

EDA技術(shù)研究的對(duì)象是電子設(shè)計(jì)的全過程，有系統(tǒng)級(jí)、電路級(jí)和物理級(jí)三個(gè)層次的設(shè)計(jì)。其涉及的電子系統(tǒng)是指從低頻、高頻到微波，從線性到非線性，從模擬到數(shù)字，從通用集成電路到專用集成電路構(gòu)造的電子系統(tǒng)，因此，EDA技術(shù)研究的范疇相當(dāng)廣泛。從專用集成電路(ASIC)開發(fā)與應(yīng)用角度看，EDA軟件系統(tǒng)應(yīng)當(dāng)包含：設(shè)計(jì)輸入子模塊、設(shè)計(jì)數(shù)據(jù)庫(kù)子模塊、分析驗(yàn)證子模塊、綜合仿真子模塊、布局布線子模塊等。1.4EDA軟件系統(tǒng)的構(gòu)成

(1)設(shè)計(jì)輸入子模塊：該模塊接受用戶的設(shè)計(jì)描述，并進(jìn)行語義正確性、語法規(guī)則的檢查，檢查通過后，將用戶的設(shè)計(jì)描述數(shù)據(jù)轉(zhuǎn)換為EDA軟件系統(tǒng)的內(nèi)部數(shù)據(jù)格式，存入設(shè)計(jì)數(shù)據(jù)庫(kù)，以便被其他子模塊調(diào)用。設(shè)計(jì)輸入子模塊不僅能接受圖形描述輸入、硬件描述語言(HDL)描述輸入，還能接受圖文混合描述輸入。該子模塊一般包含針對(duì)不同描述方式的編輯器，如圖形編輯器、文本編輯器等，同時(shí)包含對(duì)應(yīng)的分析器。

(2)設(shè)計(jì)數(shù)據(jù)庫(kù)子模塊：該模塊存放系統(tǒng)提供的庫(kù)單元以及用戶的設(shè)計(jì)描述和中間設(shè)計(jì)結(jié)果。

(3)分析驗(yàn)證子模塊：該模塊包括各個(gè)層次的模擬驗(yàn)證、設(shè)計(jì)規(guī)則的檢查、故障診斷等。

(4)綜合仿真子模塊：該模塊包括各個(gè)層次的綜合工具。理想的情況是從高層次到低層次的綜合仿真全部由EDA工具自動(dòng)實(shí)現(xiàn)。

(5)布局布線子模塊：該模塊實(shí)現(xiàn)由邏輯設(shè)計(jì)到物理實(shí)現(xiàn)的映射，因此與物理實(shí)現(xiàn)的方式密切相關(guān)。例如，最終的物理實(shí)現(xiàn)可以是門陣列、可編程邏輯器件等。由于對(duì)應(yīng)的器件不同，因此各自的布局布線工具會(huì)有很大的差異。近些年，許多生產(chǎn)可編程邏輯器件的公司都相繼推出適于開發(fā)自己公司器件的EDA工具，這些工具一般都具有上面提到的各個(gè)模塊，且其操作簡(jiǎn)單，對(duì)硬件環(huán)境要求低，運(yùn)行平臺(tái)是PC機(jī)和Windows或WindowsNT操作系統(tǒng)。如Xilinx、Altera、Lattice、Actel、AMD等器件公司都有自己的EDA工具。

EDA工具不只面向ASIC的應(yīng)用與開發(fā)，還涉及電子設(shè)計(jì)的各個(gè)方面，包括數(shù)字電路設(shè)計(jì)、模擬電路設(shè)計(jì)、數(shù)?；旌显O(shè)計(jì)、系統(tǒng)設(shè)計(jì)、仿真驗(yàn)證等。這些工具對(duì)硬件環(huán)境要求高，一般的運(yùn)行平臺(tái)要求是工作站和UNIX操作系統(tǒng)，其功能齊全、性能優(yōu)良，一般由專門開發(fā)EDA軟件工具的軟件公司提供，如Cadence、MentelGraphics、Viewlogic、Synopsys等軟件公司都有其特色工具。

1．設(shè)計(jì)輸入工具的發(fā)展趨勢(shì)

早期EDA工具設(shè)計(jì)輸入普遍采用原理圖輸入方式，以文字和圖形作為設(shè)計(jì)載體和文件，將設(shè)計(jì)信息加載到后續(xù)的EDA工具中，完成設(shè)計(jì)分析工作。原理圖輸入方式的優(yōu)點(diǎn)是直觀，能滿足以設(shè)計(jì)分析為主的一般要求，但是原理圖輸入方式不適合用EDA綜合工具。1.5EDA工具的發(fā)展趨勢(shì)

20世紀(jì)80年代末，電子設(shè)計(jì)開始采用新的綜合工具，設(shè)計(jì)描述開始由原理圖設(shè)計(jì)描述轉(zhuǎn)向以各種硬件描述語言為主的編程方式。因此，用硬件描述語言描述設(shè)計(jì)，更接近系統(tǒng)行為描述，且便于綜合，更適于傳遞和修改設(shè)計(jì)信息，還可以建立獨(dú)立于工藝的設(shè)計(jì)文件。

很多電子設(shè)計(jì)師都具有原理圖設(shè)計(jì)的經(jīng)驗(yàn)，不具有編程經(jīng)驗(yàn)，所以仍然希望繼續(xù)在比較熟悉的符號(hào)與圖形環(huán)境中完成設(shè)計(jì)，而不是利用編程完成設(shè)計(jì)。為此，EDA公司在20世紀(jì)90年代相繼推出了一批圖形化免編程的設(shè)計(jì)輸入工具，它們?cè)试S設(shè)計(jì)師用他們覺得最方便并熟悉的設(shè)計(jì)方式，如框圖、狀態(tài)圖、真值表和邏輯方程建立設(shè)計(jì)文件，然后由EDA工具自動(dòng)生成綜合所需的硬件描述語言文件。

2．具有混合信號(hào)處理能力的EDA工具

目前，數(shù)字電路設(shè)計(jì)的EDA工具遠(yuǎn)比模擬電路的EDA工具多。模擬集成電路EDA工具開發(fā)的難度較大，但是，由于物理量本身多以模擬形式存在，因此實(shí)現(xiàn)高性能的復(fù)雜電子系統(tǒng)的設(shè)計(jì)離不開模擬信號(hào)。20世紀(jì)90年代以來，EDA工具廠商都比較重視數(shù)/模混合信號(hào)設(shè)計(jì)工具的開發(fā)。對(duì)數(shù)字信號(hào)的語言描述，IEEE已經(jīng)制定了VHDL標(biāo)準(zhǔn)，對(duì)模擬信號(hào)的語言正在制定AHDL標(biāo)準(zhǔn)，此外，還提出了對(duì)微波信號(hào)的MHDL描述語言。具有混合信號(hào)設(shè)計(jì)能力的EDA工具能處理含有數(shù)字信號(hào)處理、專用集成電路宏單元、數(shù)/模變換和模/數(shù)變換模塊及各種壓控振蕩器在內(nèi)的混合系統(tǒng)設(shè)計(jì)。美國(guó)Cadence、Synopsys等公司開發(fā)的EDA工具已經(jīng)具有混合設(shè)計(jì)能力。

3．更為有效的仿真工具的發(fā)展

通常，可以將電子系統(tǒng)設(shè)計(jì)的仿真過程分為兩個(gè)階段：設(shè)計(jì)前期的系統(tǒng)級(jí)仿真和設(shè)計(jì)過程的電路級(jí)仿真。系統(tǒng)級(jí)仿真主要驗(yàn)證系統(tǒng)的功能；電路級(jí)仿真主要驗(yàn)證系統(tǒng)的性能，決定怎樣實(shí)現(xiàn)設(shè)計(jì)所需的精度。在整個(gè)電子設(shè)計(jì)過程中，仿真是花費(fèi)時(shí)間最多的工作也是占用EDA工具資源最多的一個(gè)環(huán)節(jié)。通常，設(shè)計(jì)活動(dòng)的大部分時(shí)間在做仿真，如驗(yàn)證設(shè)計(jì)的有效性、測(cè)試設(shè)計(jì)的精度、處理和保證設(shè)計(jì)要求等。仿真過程中仿真收斂的快慢同樣是關(guān)鍵因素之一。提高仿真的有效性一方面是建立合理的仿真算法，另一方面是系統(tǒng)級(jí)仿真中系統(tǒng)級(jí)模型的建模及電路級(jí)仿真中電路級(jí)模型的建模。

4．更為理想的設(shè)計(jì)綜合工具的開發(fā)

隨著電子系統(tǒng)和電路的集成規(guī)模越來越大，幾乎不可能直接面向版圖做設(shè)計(jì)，若要找出版圖中的錯(cuò)誤，更是難上加難。將設(shè)計(jì)者的精力從繁瑣的版圖設(shè)計(jì)和分析中轉(zhuǎn)移到設(shè)計(jì)前期的算法開發(fā)和功能驗(yàn)證上，這是設(shè)計(jì)綜合工具要達(dá)到的目的。高層次設(shè)計(jì)綜合工具可以將低層次的硬件設(shè)計(jì)一直轉(zhuǎn)換到物理級(jí)的設(shè)計(jì)，實(shí)現(xiàn)不同層次的不同形式的設(shè)計(jì)描述轉(zhuǎn)換，通過各種綜合算法實(shí)現(xiàn)設(shè)計(jì)目標(biāo)所規(guī)定的優(yōu)化設(shè)計(jì)。當(dāng)然，設(shè)計(jì)者的經(jīng)驗(yàn)在設(shè)計(jì)綜合中仍將起到重要的作用，自動(dòng)綜合工具將有效地提高優(yōu)化設(shè)計(jì)效率。設(shè)計(jì)綜合工具由最初的只能實(shí)現(xiàn)邏輯綜合，逐步發(fā)展到可以實(shí)現(xiàn)設(shè)計(jì)前端的綜合，直到設(shè)計(jì)后端的版圖綜合以及測(cè)試綜合的理想且完整的綜合工具。設(shè)計(jì)前端的綜合工具，可以實(shí)現(xiàn)從算法級(jí)的行為描述到寄存器傳輸級(jí)結(jié)構(gòu)描述的轉(zhuǎn)換，給出滿足約束條件的硬件結(jié)構(gòu)。在確定寄存器傳輸結(jié)構(gòu)描述后，由邏輯綜合工具完成硬件的門級(jí)結(jié)構(gòu)的描述，邏輯綜合的結(jié)果將作為版圖綜合的輸入數(shù)據(jù)，進(jìn)行版圖綜合。版圖綜合則是將門級(jí)和電路級(jí)的結(jié)構(gòu)描述轉(zhuǎn)換成物理版圖的描述，版圖綜合時(shí)將通過自動(dòng)交互的設(shè)計(jì)環(huán)境，實(shí)現(xiàn)按面積、速度和功率完成布局布線的優(yōu)化，實(shí)現(xiàn)最佳的版圖設(shè)計(jì)。人們希望將設(shè)計(jì)測(cè)試工作盡可能地提前到設(shè)計(jì)前期，以便縮短設(shè)計(jì)周期，減少測(cè)試費(fèi)用，因此測(cè)試綜合貫穿在設(shè)計(jì)過程的始終。測(cè)試綜合時(shí)可以消除設(shè)計(jì)中的冗余邏輯，診斷不可測(cè)的邏輯結(jié)構(gòu)，自動(dòng)插入可測(cè)性結(jié)構(gòu)，生成測(cè)試向量；當(dāng)整個(gè)電路設(shè)計(jì)完成時(shí)，測(cè)試設(shè)計(jì)也隨之完成。面對(duì)當(dāng)今飛速發(fā)展的電子產(chǎn)品市場(chǎng)，電子設(shè)計(jì)人員需要更加實(shí)用、快捷的EDA工具，使用統(tǒng)一的集成化設(shè)計(jì)環(huán)境，改變傳統(tǒng)設(shè)計(jì)思路，即優(yōu)先考慮具體物理實(shí)現(xiàn)方式，而將精力集中到設(shè)計(jì)構(gòu)思、方案比較和尋找優(yōu)化設(shè)計(jì)等方面，以最快的速度開發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品。今天的EDA工具將向著功能強(qiáng)大、簡(jiǎn)單易學(xué)、使用方便的方向發(fā)展。1.6.1FPGA/CPLD工程設(shè)計(jì)流程

假設(shè)我們需要建造一棟樓房，第一，我們需要進(jìn)行“建筑設(shè)計(jì)”——用各種設(shè)計(jì)圖紙把我們的建筑設(shè)想表示出來；第二，我們要進(jìn)行“建筑預(yù)算”——根據(jù)投資規(guī)模、擬建樓房的結(jié)構(gòu)及有關(guān)建房的經(jīng)驗(yàn)數(shù)據(jù)等計(jì)算需要多少基本建筑材料(如磚、水泥、預(yù)制塊、門、窗戶等)；第三，根據(jù)建筑設(shè)計(jì)和建筑預(yù)算進(jìn)行“施工設(shè)計(jì)”——這些磚、水泥、預(yù)制塊、門、窗戶等具體砌在房子的什么部位，相互之間怎樣連接；1.6EDA的工程設(shè)計(jì)流程第四，根據(jù)施工圖進(jìn)行“建筑施工”——將這些磚、水泥、預(yù)制塊、門、窗戶等按照規(guī)定施工建成一棟樓房；最后，施工完畢后，還要進(jìn)行“建筑驗(yàn)收”——檢驗(yàn)所建樓房是否符合設(shè)計(jì)要求。同時(shí)，在整個(gè)建設(shè)過程中，我們可能需要做出某些“建筑模型”或進(jìn)行某些“建筑實(shí)驗(yàn)”。那么，對(duì)于目標(biāo)器件為FPGA和CPLD的VHDL設(shè)計(jì)，其工程設(shè)計(jì)步驟如何呢？FPGA/CPLD的工程設(shè)計(jì)流程與上面所描述的基建流程類似：第一，需要進(jìn)行“源程序的編輯和編譯”——用一定的邏輯表達(dá)手段將設(shè)計(jì)表達(dá)出來；第二，要進(jìn)行“邏輯綜合”——將用一定的邏輯表達(dá)手段表達(dá)出來的設(shè)計(jì)，經(jīng)過一系列的操作，分解成一系列的基本邏輯電路及對(duì)應(yīng)關(guān)系(電路分解)；第三，要進(jìn)行“目標(biāo)器件的布線/適配”——在選定的目標(biāo)器件中建立這些基本邏輯電路及對(duì)應(yīng)關(guān)系(邏輯實(shí)現(xiàn))；第四，目標(biāo)器件的編程/下載——將前面的軟件設(shè)計(jì)經(jīng)過編程變成具體的設(shè)計(jì)系統(tǒng)(物理實(shí)現(xiàn))；最后，要進(jìn)行硬件仿真/硬件測(cè)試——驗(yàn)證所設(shè)計(jì)的系統(tǒng)是否符合設(shè)計(jì)要求。同時(shí)，在設(shè)計(jì)過程中要進(jìn)行有關(guān)“仿真”——模擬有關(guān)設(shè)計(jì)結(jié)果，看是否與設(shè)計(jì)構(gòu)想相符。綜上所述，F(xiàn)PGA/CPLD的工程設(shè)計(jì)的基本流程如圖1.1所示，現(xiàn)具體闡述如下。圖1.1FPGA/CPLD工程設(shè)計(jì)流程圖

1．源程序的編輯和編譯

利用EDA技術(shù)進(jìn)行一項(xiàng)工程設(shè)計(jì)，首先需利用EDA工具的文本編輯器或圖形編輯器將它用文本方式或圖形方式表達(dá)出來，進(jìn)行排錯(cuò)編譯，變成VHDL文件格式，為進(jìn)一步的邏輯綜合做準(zhǔn)備。常用的源程序輸入方式有三種。

(1)原理圖輸入方式：利用EDA工具提供的圖形編輯器以原理圖的方式進(jìn)行輸入。原理圖輸入方式比較容易掌握，直觀且方便，所畫的電路原理圖(請(qǐng)注意，這種原理圖與利用Protel畫的原理圖有本質(zhì)的區(qū)別)與傳統(tǒng)的器件連接方式完全一樣，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，自己也可以根據(jù)需要設(shè)計(jì)元件。然而原理圖輸入法的優(yōu)點(diǎn)同時(shí)也是它的缺點(diǎn)：①隨著設(shè)計(jì)規(guī)模的增大，設(shè)計(jì)的易讀性迅速下降，對(duì)于圖中密密麻麻的電路連線，極難搞清電路的實(shí)際功能；②一旦完成，電路結(jié)構(gòu)的改變就十分困難，因而幾乎沒有可再利用的設(shè)計(jì)模塊；③移植困難、入檔困難、交流困難、設(shè)計(jì)交付困難，因?yàn)椴豢赡艽嬖谝粋€(gè)標(biāo)準(zhǔn)化的原理圖編輯器。

(2)狀態(tài)圖輸入方式：以圖形的方式表示狀態(tài)圖進(jìn)行輸入。當(dāng)填好時(shí)鐘信號(hào)名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機(jī)類型等要素后，就可以自動(dòng)生成VHDL程序。這種設(shè)計(jì)方式簡(jiǎn)化了狀態(tài)機(jī)的設(shè)計(jì)，比較流行。

(3)?VHDL軟件程序的文本方式：最一般化、最具普遍性的輸入方法，任何支持VHDL的EDA工具都支持文本方式的編輯和編譯。

2．邏輯綜合和優(yōu)化

欲把VHDL的軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤，需要利用EDA軟件系統(tǒng)的綜合器進(jìn)行邏輯綜合。

所謂邏輯綜合，就是將電路的高級(jí)語言描述(如HDL、原理圖或狀態(tài)圖形的描述)轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。邏輯映射的過程，就是將電路的高級(jí)描述，針對(duì)給定硬件結(jié)構(gòu)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述文件的過程。網(wǎng)表文件就是按照某種規(guī)定描述電路的基本組成及如何相互連接的文件。由于VHDL仿真器的行為仿真功能是面向高層次的系統(tǒng)仿真，只能對(duì)VHDL的系統(tǒng)描述作可行性的評(píng)估測(cè)試，不針對(duì)任何硬件系統(tǒng)，因此基于這一仿真層次的許多VHDL語句不能被綜合器所接受。這就是說，這類語句的描述無法在硬件系統(tǒng)中實(shí)現(xiàn)(至少是現(xiàn)階段)，這時(shí)，綜合器不支持的語句在綜合過程中將被忽略掉。綜合器對(duì)VHDL源文件的綜合是針對(duì)某一PLD供應(yīng)商的產(chǎn)品系列的，因此，綜合后的結(jié)果是可以為硬件系統(tǒng)所接受的，具有硬件可實(shí)現(xiàn)性。

3．目標(biāo)器件的布線/適配

所謂邏輯適配，就是將由綜合器產(chǎn)生的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線與操作等，配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如JEDEC格式的文件。

適配所選定的目標(biāo)器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標(biāo)器件系列。對(duì)于一般的可編程模擬器件所對(duì)應(yīng)的EDA軟件來說，一般僅需包含一個(gè)適配器就可以了，如Lattice的PAC-DESIGNER。通常，EDA軟件中的綜合器可由專業(yè)的第三方EDA公司提供，而適配器則需由FPGA/CPLD供應(yīng)商自己提供，因?yàn)檫m配器的適配對(duì)象直接與器件結(jié)構(gòu)相對(duì)應(yīng)。

4.目標(biāo)器件的編程/下載

如果編譯、綜合、布線/適配和行為仿真、功能仿真、時(shí)序仿真等過程都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計(jì)的要求，則可以將由FPGA/CPLD布線/適配器產(chǎn)生的配置/下載文件通過編程器或下載電纜載入目標(biāo)芯片F(xiàn)PGA或CPLD中。

5.設(shè)計(jì)過程中的有關(guān)仿真

設(shè)計(jì)過程中的仿真有三種，分別是行為仿真、功能仿真和時(shí)序仿真。

所謂行為仿真，就是將VHDL設(shè)計(jì)源程序直接送到VHDL仿真器中所進(jìn)行的仿真。該仿真只是根據(jù)VHDL的語義進(jìn)行的，與具體電路沒有關(guān)系。在這種仿真中，可以充分發(fā)揮VHDL中的適用于仿真控制的語句及有關(guān)的預(yù)定義函數(shù)和庫(kù)文件。所謂功能仿真，就是將綜合后的VHDL網(wǎng)表文件再送到VHDL仿真器中所進(jìn)行的仿真。這時(shí)的仿真僅對(duì)VHDL描述的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過程不涉及具體器件的硬件特性，如延時(shí)特性。該仿真的結(jié)果與門級(jí)仿真器所做的功能仿真結(jié)果基本一致。綜合之后的VHDL網(wǎng)表文件采用VHDL語法，首先描述了最基本的門電路，然后將這些門電路用例化語句連接起來。描述的電路與生成的EDIF/XNF等網(wǎng)表文件一致。所謂時(shí)序仿真，就是將布線器/適配器所產(chǎn)生的VHDL網(wǎng)表文件送到VHDL仿真器中所進(jìn)行的仿真。該仿真已將器件特性考慮進(jìn)去了，因此可以得到精確的時(shí)序仿真結(jié)果。

布線/適配處理后生成的VHDL網(wǎng)表文件中包含了較為精確的延時(shí)信息，網(wǎng)表文件中描述的電路結(jié)構(gòu)與布線/適配后的結(jié)果是一致的。需要注意的是，圖1.1中有兩個(gè)仿真器，一個(gè)是VHDL仿真器，另一個(gè)是門級(jí)仿真器，它們都能進(jìn)行功能仿真和時(shí)序仿真。所不同的是仿真用的文件格式不同，即網(wǎng)表文件不同。所謂的網(wǎng)表(Netlist)，是特指電路網(wǎng)絡(luò)，網(wǎng)表文件描述了一個(gè)電路網(wǎng)絡(luò)。目前流行多種網(wǎng)表文件格式，其中最通用的是EDIF格式的網(wǎng)表文件。XilinxXNF網(wǎng)表文件格式也很流行，不過一般只在使用Xilinx的FPGA/CPLD時(shí)才會(huì)用到XNF格式。VHDL文件格式也可以用來描述電路網(wǎng)絡(luò)，即采用VHDL語法描述各級(jí)電路互連，稱之為VHDL網(wǎng)表。

6.硬件仿真/硬件測(cè)試

所謂硬件仿真，就是在ASIC設(shè)計(jì)中，常利用FPGA對(duì)系統(tǒng)的設(shè)計(jì)進(jìn)行功能檢測(cè)，通過后再將其VHDL設(shè)計(jì)以ASIC形式實(shí)現(xiàn)的過程。

所謂硬件測(cè)試，就是把FPGA或CPLD直接用于應(yīng)用系統(tǒng)的設(shè)計(jì)中，將下載文件下載到FPGA后，對(duì)系統(tǒng)設(shè)計(jì)進(jìn)行功能檢測(cè)的過程。硬件仿真和硬件測(cè)試的目的，是為了在更真實(shí)的環(huán)境中檢驗(yàn)VHDL設(shè)計(jì)的運(yùn)行情況，特別是對(duì)于設(shè)計(jì)上不是十分規(guī)范、語義上含有一定歧義的VHDL程序。一般的仿真器包括VHDL行為仿真器和VHDL功能仿真器，它們對(duì)于同一VHDL設(shè)計(jì)的“理解”，即仿真模型的產(chǎn)生，與VHDL綜合器的“理解”，即綜合模型的產(chǎn)生，常常是不一致的。此外，由于目標(biāo)器件功能的可行性約束，綜合器對(duì)于設(shè)計(jì)的“理解”常在一有限范圍內(nèi)選擇，而VHDL仿真器的“理解”是純軟件行為，其“理解”的選擇范圍要寬得多。這種“理解”的偏差勢(shì)必導(dǎo)致仿真結(jié)果與綜合后實(shí)現(xiàn)的硬件電路在功能上的不一致。當(dāng)然，還有許多其他的因素也會(huì)產(chǎn)生這種不一致。由此可見，VHDL設(shè)計(jì)的硬件仿真和硬件測(cè)試是十分必要的。1.6.2ASIC工程設(shè)計(jì)流程

ASIC(ApplicationSpecificIntegratedCircuits，專用集成電路)是相對(duì)于通用集成電路而言的，ASIC主要指用于某一專門用途的集成電路。ASIC大致可分為數(shù)字ASIC、模擬ASIC和數(shù)/?；旌螦SIC。

對(duì)于數(shù)字ASIC，其設(shè)計(jì)方法有多種。按版圖結(jié)構(gòu)及制造方法分，有半定制(Semi-custom)和全定制(Full-custom)兩種方法。全定制方法是一種基于晶體管級(jí)的，手工設(shè)計(jì)版圖的制造方法。設(shè)計(jì)者需要使用全定制版圖設(shè)計(jì)工具來完成。設(shè)計(jì)者必須考慮晶體管版圖的尺寸、位置、互連線等技術(shù)細(xì)節(jié)，并據(jù)此確定整個(gè)電路的布局布線，以使設(shè)計(jì)的芯片的性能、面積、功耗、成本達(dá)到最優(yōu)。但全定制設(shè)計(jì)中，人工參與的工作量大，設(shè)計(jì)周期長(zhǎng)，而且容易出錯(cuò)。全定制方法在通用中小規(guī)模集成電路設(shè)計(jì)、模擬集成電路，包括射頻級(jí)集成器件的設(shè)計(jì)，以及有特殊性能要求和功耗要求的電路或處理器中的特殊功能模塊電路的設(shè)計(jì)中被廣泛采用。半定制法是一種約束設(shè)計(jì)方式，約束的目的是簡(jiǎn)化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。半定制法按邏輯實(shí)現(xiàn)的方式不同，可再分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。門陣列(GateArray)法是較早使用的一種ASIC設(shè)計(jì)方法，又稱為母片(MasterSlice)法。它預(yù)先設(shè)計(jì)和制造好各種規(guī)模的母片，其內(nèi)部成行成列，并等間距地排列著基本單元的陣列。除金屬連線及引線孔以外的各層版圖圖形均固定不變，只剩下一層或兩層金屬鋁連線及孔的掩膜需要根據(jù)用戶電路的不同而定制。每個(gè)基本單元是以三對(duì)或五對(duì)晶體管組成，基本單元的高度、寬度都是相等的，并按行排列。設(shè)計(jì)人員只需要設(shè)計(jì)到電路一級(jí)，將電路的網(wǎng)表文件交給IC廠家即可。IC廠家根據(jù)網(wǎng)表文件描述的電路連接關(guān)系，完成母片上電路單元的布局及單元間的連線。然后對(duì)這部分金屬線及引線孔的圖形進(jìn)行制版、流片。這種設(shè)計(jì)方式涉及的工藝少、模式規(guī)范、設(shè)計(jì)自動(dòng)化程度高、設(shè)計(jì)周期短、造價(jià)低，且適合于小批量的ASIC設(shè)計(jì)。門陣列法的缺點(diǎn)是芯片面積利用率低，靈活性差，對(duì)設(shè)計(jì)限制得過多。標(biāo)準(zhǔn)單元(StandardCell)法必須預(yù)建完善的版圖單元庫(kù)，庫(kù)中包括以物理版圖級(jí)表達(dá)的各種電路元件和電路模塊“標(biāo)準(zhǔn)單元”，可供用戶調(diào)用以設(shè)計(jì)不同的芯片。這些單元的邏輯功能、電性能及幾何設(shè)計(jì)規(guī)則等都已經(jīng)過分析和驗(yàn)證。與門陣列單元不同的是，標(biāo)準(zhǔn)單元物理版圖將最低層的各層版圖設(shè)計(jì)都包括在內(nèi)。在設(shè)計(jì)布圖時(shí)，從單元庫(kù)中調(diào)出標(biāo)準(zhǔn)單元按行排列，行與行之間留有布線通道，同行或相鄰行的單元相連可通過單元行的上、下通道完成。隔行單元之間的垂直方向互連則必須借用事先預(yù)留在“標(biāo)準(zhǔn)單元”內(nèi)部的走線道(feed-through)或單元間設(shè)置的“走線道單元”(feed-throughcell)或“空單元”(emptycell)來完成。標(biāo)準(zhǔn)單元設(shè)計(jì)ASIC的優(yōu)點(diǎn)是：

(1)比門陣列法具有更加靈活的布圖方法；

(2)“標(biāo)準(zhǔn)單元”預(yù)先存在單元庫(kù)中，可以極大地提高設(shè)計(jì)效率；

(3)可以從根本上解決布通率問題，可以極大地提高設(shè)計(jì)效率；

(4)可以使設(shè)計(jì)者更多地從設(shè)計(jì)項(xiàng)目的高層次關(guān)注電路的優(yōu)化和性能問題；

(5)標(biāo)準(zhǔn)單元設(shè)計(jì)模式自動(dòng)化程度高、設(shè)計(jì)周期短、設(shè)計(jì)效率高。十分適合利用功能強(qiáng)大的EDA工具進(jìn)行ASIC設(shè)計(jì)。因此標(biāo)準(zhǔn)單元法是目前ASIC設(shè)計(jì)中應(yīng)用最廣泛的設(shè)計(jì)方法之一。但標(biāo)準(zhǔn)單元法存在的問題是，當(dāng)工藝更新之后，標(biāo)準(zhǔn)單元庫(kù)要隨之更新，這是一項(xiàng)十分繁重的工作。

門陣列法或標(biāo)準(zhǔn)單元法設(shè)計(jì)ASIC共存的缺點(diǎn)是無法避免冗雜繁復(fù)IC制造的后向流程，而且與IC設(shè)計(jì)工藝緊密相關(guān)，最終的設(shè)計(jì)也需要集成電路制造廠家來完成，一旦設(shè)計(jì)有誤，將導(dǎo)致巨大的損失。另外還有設(shè)計(jì)周期長(zhǎng)、基礎(chǔ)投入大、更新?lián)Q代難等方面的缺陷?？删幊踢壿嬈骷ㄊ怯每删幊踢壿嬈骷O(shè)計(jì)用戶定制的數(shù)字電路系統(tǒng)。可編程邏輯器件芯片實(shí)質(zhì)上是門陣列及標(biāo)準(zhǔn)單元設(shè)計(jì)的延伸和發(fā)展?？删幊踢壿嬈骷且环N半定制的邏輯芯片，但與門陣列標(biāo)準(zhǔn)單元法不同，芯片內(nèi)的硬件資源和連線資源是由廠家預(yù)先制定好的，可以方便地通過編程下載獲得重新配置。這樣，用戶就可以借助EDA軟件和編程器在實(shí)驗(yàn)室或車間中自行進(jìn)行設(shè)計(jì)、編程或電路更新。如果發(fā)現(xiàn)錯(cuò)誤，則可以隨時(shí)更改，完全不必關(guān)心器件實(shí)現(xiàn)的具體工藝。用可編程邏輯器件法設(shè)計(jì)ASIC(或稱可編程ASIC)，設(shè)計(jì)效率大為提高，上市的時(shí)間大為縮短。當(dāng)然，這種用可編程邏輯器件直接實(shí)現(xiàn)的ASIC在性能、速度和單位成本上，相對(duì)于全定制或標(biāo)準(zhǔn)單元法設(shè)計(jì)的ASIC，不具備競(jìng)爭(zhēng)性。此外，也不可能用可編程ASIC去取代通用產(chǎn)品，如CPU、單片機(jī)、存儲(chǔ)器等的應(yīng)用。目前，為了降低單位成本，可以在用可編程邏輯器件實(shí)現(xiàn)設(shè)計(jì)后，用特殊的方法轉(zhuǎn)成ASIC電路，如Altera的部分FPGA器件在設(shè)計(jì)成功后可以通過HardCopy技術(shù)轉(zhuǎn)成對(duì)應(yīng)的

門陣列ASIC產(chǎn)品。

一般的ASIC從設(shè)計(jì)到制造，其工程設(shè)計(jì)流程如下。

1．系統(tǒng)規(guī)格說明

系統(tǒng)規(guī)格說明(SystemSpecification)就是分析并確定整個(gè)系統(tǒng)的功能、要求達(dá)到的性能、物理尺寸，確定采用何種制造工藝、設(shè)計(jì)周期和設(shè)計(jì)費(fèi)用，最終建立系統(tǒng)的行為模型，進(jìn)行可行性驗(yàn)證。

2．系統(tǒng)劃分

系統(tǒng)劃分(SystemDivision)就是將系統(tǒng)分割成各個(gè)功能子模塊，給出子模塊之間的信號(hào)連接關(guān)系，并驗(yàn)證各個(gè)功能塊的模型，確定系統(tǒng)的關(guān)鍵時(shí)序。

3．邏輯設(shè)計(jì)與綜合

邏輯設(shè)計(jì)與綜合(LogicDesignandSynthesis)就是將劃分的各個(gè)子模塊用文本(網(wǎng)表或硬件描述語言)、原理圖等進(jìn)行具體邏輯描述。對(duì)于硬件描述語言描述的設(shè)計(jì)模塊，需要用綜合器進(jìn)行綜合，以獲得具體的電路網(wǎng)表文件，對(duì)于原理圖等描述方式描述的設(shè)計(jì)模塊，經(jīng)簡(jiǎn)單編譯后可得到邏輯網(wǎng)表文件。

4．綜合后仿真

綜合后仿真(SimulateafterSynthesis)就是根據(jù)邏輯綜合后得到網(wǎng)表文件，并進(jìn)行仿真驗(yàn)證。

5．版圖設(shè)計(jì)

版圖設(shè)計(jì)(LayoutDesign)就是將邏輯設(shè)計(jì)中每一個(gè)邏輯元件、電阻、電容等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息。可手工或自動(dòng)進(jìn)行版圖規(guī)劃(Floorplanning)、布局(Placement)、布線(Routing)。這一步由于涉及邏輯設(shè)計(jì)到物理實(shí)現(xiàn)的映射，又稱為物理設(shè)計(jì)(PhysicalDesign)。

6．版圖驗(yàn)證

版圖驗(yàn)證(LayoutVerification)主要包括：版圖原理圖比對(duì)(LVS)、設(shè)計(jì)規(guī)則檢查(DRC)、電氣規(guī)則檢查(ERC)。在手工版圖設(shè)計(jì)中，這是非常重要的一步。

7．參數(shù)提取與后仿真

版圖驗(yàn)證完畢后，需進(jìn)行版圖的電路網(wǎng)表提取(NE)和參數(shù)提取(PE)，把提取出的參數(shù)反注(Back-Annotate)至網(wǎng)表文件，進(jìn)行最后一步仿真驗(yàn)證工作。

8．制版、流片

將設(shè)計(jì)結(jié)果送IC生產(chǎn)線進(jìn)行制版、光罩和流片，進(jìn)行實(shí)驗(yàn)性生產(chǎn)。

9．芯片測(cè)試

測(cè)試芯片是否符合設(shè)計(jì)要求，并評(píng)估成品率。1.7.1數(shù)字系統(tǒng)的設(shè)計(jì)模型

數(shù)字系統(tǒng)指的是交互式的、以離散形式表示的，具有存儲(chǔ)、傳輸、信息處理能力的邏輯子系統(tǒng)的集合。用于描述數(shù)字系統(tǒng)的模型有多種，各種模型描述數(shù)字系統(tǒng)的側(cè)重點(diǎn)不同。下面介紹一種普遍采用的模型。這種模型根據(jù)數(shù)字系統(tǒng)的定義，將整個(gè)系統(tǒng)劃分為兩個(gè)模塊或兩個(gè)子系統(tǒng)：數(shù)據(jù)處理子系統(tǒng)和控制子系統(tǒng)，如圖1.2所示。1.7數(shù)字系統(tǒng)的設(shè)計(jì)圖1.2數(shù)字系統(tǒng)的設(shè)計(jì)模型數(shù)據(jù)處理子系統(tǒng)主要完成數(shù)據(jù)的采集、存儲(chǔ)、運(yùn)算和傳輸。數(shù)據(jù)處理子系統(tǒng)主要由存儲(chǔ)器、運(yùn)算器、數(shù)據(jù)選擇器等功能電路組成。數(shù)據(jù)處理子系統(tǒng)與外界進(jìn)行數(shù)據(jù)交換，在控制子系統(tǒng)(或稱控制器)發(fā)出的控制信號(hào)作用下，數(shù)據(jù)處理子系統(tǒng)將進(jìn)行數(shù)據(jù)的存儲(chǔ)和運(yùn)算等操作。數(shù)據(jù)處理子系統(tǒng)將接收由控制器發(fā)出的控制信號(hào)，同時(shí)將自己的操作進(jìn)程或操作結(jié)果作為條件信號(hào)傳送給控制器。應(yīng)當(dāng)根據(jù)數(shù)字系統(tǒng)實(shí)現(xiàn)的功能或算法設(shè)計(jì)數(shù)據(jù)處理子系統(tǒng)?？刂谱酉到y(tǒng)是執(zhí)行數(shù)字系統(tǒng)算法的核心，具有記憶功能，因此控制子系統(tǒng)是時(shí)序系統(tǒng)?？刂谱酉到y(tǒng)由組合邏輯電路和觸發(fā)器組成，與數(shù)據(jù)處理子系統(tǒng)共用時(shí)鐘。控制子系統(tǒng)的輸入信號(hào)是外部控制信號(hào)和由數(shù)據(jù)處理子系統(tǒng)送來的條件信號(hào)。控制子系統(tǒng)按照數(shù)字系統(tǒng)設(shè)計(jì)方案要求的算法流程，在時(shí)鐘信號(hào)的控制下進(jìn)行狀態(tài)的轉(zhuǎn)換，同時(shí)產(chǎn)生與狀態(tài)和條件信號(hào)相對(duì)應(yīng)的輸出信號(hào)，該輸出信號(hào)將控制數(shù)據(jù)處理子系統(tǒng)的具體操作。應(yīng)當(dāng)根據(jù)數(shù)字系統(tǒng)功能及數(shù)據(jù)處理子系統(tǒng)的需求設(shè)計(jì)控制子系統(tǒng)。把數(shù)字系統(tǒng)劃分成數(shù)據(jù)處理子系統(tǒng)和控制子系統(tǒng)進(jìn)行設(shè)計(jì)，這只是一種手段，不是目的。它用來幫助設(shè)計(jì)者有層次地理解和處理問題，進(jìn)而獲得清晰、完整、正確的電路圖。因此，數(shù)字系統(tǒng)的劃分應(yīng)當(dāng)遵循自然、易于理解的原則。

設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)時(shí)，采用該模型的優(yōu)點(diǎn)是：

(1)把數(shù)字系統(tǒng)劃分為控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)兩個(gè)主要部分，使設(shè)計(jì)者面對(duì)的電路規(guī)模減小，二者可以分別設(shè)計(jì)。

(2)數(shù)字系統(tǒng)中控制子系統(tǒng)的邏輯關(guān)系比較復(fù)雜，將其獨(dú)立劃分出來后，可突出設(shè)計(jì)重點(diǎn)和分散設(shè)計(jì)難點(diǎn)。

(3)當(dāng)數(shù)字系統(tǒng)劃分為控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)后，邏輯分工清楚，各自的任務(wù)明確，這可以使電路的設(shè)計(jì)、調(diào)測(cè)和故障處理都比較方便。但采用該模型設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)時(shí)，必須先分析和找出實(shí)現(xiàn)系統(tǒng)邏輯的算法，根據(jù)具體的算法要求提出系統(tǒng)內(nèi)部的結(jié)構(gòu)要求，再根據(jù)各個(gè)部分分擔(dān)的任務(wù)劃分出控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)。算法不同，系統(tǒng)的內(nèi)部結(jié)構(gòu)不同，控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)電路也不同。有時(shí)，控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)的界限劃分也比較困難，需要反復(fù)比較和調(diào)整才能確定。1.7.2數(shù)字系統(tǒng)的設(shè)計(jì)方法

數(shù)字系統(tǒng)的設(shè)計(jì)一般采用自頂向下、由粗到細(xì)、逐步求精的方法。自頂向下是指將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個(gè)系統(tǒng)中各子系統(tǒng)關(guān)系合理，并便于邏輯電路級(jí)的設(shè)計(jì)和實(shí)現(xiàn)為止。采用該方法設(shè)計(jì)時(shí)，高層設(shè)計(jì)進(jìn)行功能和接口描述，說明模塊的功能和接口，模塊功能的更詳細(xì)的描述在下一設(shè)計(jì)層次說明，最底層的設(shè)計(jì)才涉及具體的寄存器和邏輯門電路等實(shí)現(xiàn)方式的描述。采用自頂向下的設(shè)計(jì)方法有如下優(yōu)點(diǎn)：

(1)自頂向下設(shè)計(jì)方法是一種模塊化設(shè)計(jì)方法。對(duì)設(shè)計(jì)的描述從上到下逐步由粗略到詳細(xì)，符合常規(guī)的邏輯思維習(xí)慣。由于高層設(shè)計(jì)與器件無關(guān)，因此設(shè)計(jì)易于在各種集成電路工藝或可編程器件之間移植。

(2)適合多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行設(shè)計(jì)。隨著技術(shù)的不斷進(jìn)步，許多設(shè)計(jì)由一個(gè)設(shè)計(jì)者已無法完成，由多個(gè)設(shè)計(jì)者分工協(xié)作完成一項(xiàng)設(shè)計(jì)的情況越來越多。在這種情況下，應(yīng)用自頂向下的設(shè)計(jì)方法便于由多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行設(shè)計(jì)，對(duì)設(shè)計(jì)任務(wù)進(jìn)行合理分配，用系統(tǒng)工程的方法對(duì)設(shè)計(jì)進(jìn)行管理。針對(duì)具體的設(shè)計(jì)，實(shí)施自頂向下的設(shè)計(jì)方法的形式會(huì)有所不同，但均需遵循兩條原則：逐層分解功能和分層次進(jìn)行設(shè)計(jì)。同時(shí)，應(yīng)在各個(gè)設(shè)計(jì)層次上，考慮相應(yīng)的仿真驗(yàn)證問題。1.7.3數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則

進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)時(shí)，通常需要考慮多方面的條件和要求，如設(shè)計(jì)的功能和性能要求，元器件的資源分配和設(shè)計(jì)工具的可實(shí)現(xiàn)性，系統(tǒng)的開發(fā)費(fèi)用和成本等。雖然具體設(shè)計(jì)的條件和要求千差萬別，實(shí)現(xiàn)的方法也各不相同，但數(shù)字系統(tǒng)設(shè)計(jì)還是具備一些共同的方法和準(zhǔn)則的。

1．分割準(zhǔn)則

自頂向下的設(shè)計(jì)方法或其他層次化的設(shè)計(jì)方法，需要對(duì)系統(tǒng)功能進(jìn)行分割，然后用邏輯語言進(jìn)行描述。分割過程中，若分割過粗，則不易用邏輯語言表達(dá)；若分割過細(xì)，則帶來不必要的重復(fù)和繁瑣。因此，分割的粗細(xì)需要根據(jù)具體的設(shè)計(jì)和設(shè)計(jì)工具情況而定。掌握分割程度需遵循的原則為：分割后最底層的邏輯塊應(yīng)適合用邏輯語言進(jìn)行表達(dá)；相似的功能應(yīng)該設(shè)計(jì)成共享的基本模塊；接口信號(hào)盡可能少；同層次的模塊之間，在資源和I/O分配上，盡可能平衡，以使結(jié)構(gòu)勻稱；模快的劃分和設(shè)計(jì)，應(yīng)盡可能做到通用性好，易于移植。

2．系統(tǒng)的可觀測(cè)性

在系統(tǒng)設(shè)計(jì)中，應(yīng)該同時(shí)考慮功能檢查和性能的測(cè)試，即系統(tǒng)觀測(cè)性的問題。一些有經(jīng)驗(yàn)的設(shè)計(jì)者會(huì)自覺地在設(shè)計(jì)系統(tǒng)的同時(shí)設(shè)計(jì)觀測(cè)電路，即觀測(cè)器，指示系統(tǒng)內(nèi)部的工作狀態(tài)。

建立觀測(cè)器，應(yīng)遵循的原則為：具有系統(tǒng)的關(guān)鍵點(diǎn)信號(hào)，如時(shí)鐘、同步信號(hào)和狀態(tài)等信號(hào)；具有代表性的節(jié)點(diǎn)和線路上的信號(hào)；具備簡(jiǎn)單的“系統(tǒng)工作是否正?！钡呐袛嗄芰Α?/p>

3．同步和異步電路

異步電路會(huì)造成較大延時(shí)和邏輯競(jìng)爭(zhēng)，容易引起系統(tǒng)的不穩(wěn)定，而同步電路則是按照統(tǒng)一的時(shí)鐘工作，穩(wěn)定性好。因此，在設(shè)計(jì)時(shí)應(yīng)盡可能采用同步電路進(jìn)行設(shè)計(jì)，避免使用異步電路。在必須使用異步電路時(shí)，應(yīng)采取措施來避免競(jìng)爭(zhēng)和增加穩(wěn)定性。

4．最優(yōu)化設(shè)計(jì)

由于可編程器件的邏輯資源、連接資源和I/O資源有限，器件的速度和性能也是有限的，用器件設(shè)計(jì)系統(tǒng)的過程相當(dāng)于求最優(yōu)解的過程，因此，需要給定兩個(gè)約束條件：邊界條件和最優(yōu)化目標(biāo)。

所謂邊界條件，是指器件的資源及性能限制。最優(yōu)化目標(biāo)有多種，設(shè)計(jì)中常見的最優(yōu)化目標(biāo)有：器件資源利用率最高；系統(tǒng)工作速度最快，即延時(shí)最?。徊季€最容易，即可實(shí)現(xiàn)性最好。具體設(shè)計(jì)中，各個(gè)最優(yōu)化目標(biāo)間可能會(huì)產(chǎn)生沖突，這時(shí)應(yīng)滿足設(shè)計(jì)的主要要求。

5．系統(tǒng)設(shè)計(jì)的藝術(shù)

一個(gè)系統(tǒng)的設(shè)計(jì)，通常需要經(jīng)過反復(fù)的修改、優(yōu)化才能達(dá)到設(shè)計(jì)的要求。一個(gè)好的設(shè)計(jì)，應(yīng)該滿足“和諧”的基本特征，對(duì)數(shù)字系統(tǒng)可以根據(jù)幾點(diǎn)做出判斷：①設(shè)計(jì)是否總體上流暢，無拖泥帶水的感覺；②資源分配、I/O分配是否合理，設(shè)計(jì)上和性能上是否有瓶頸，系統(tǒng)結(jié)構(gòu)是否協(xié)調(diào)；③是否具有良好的可觀測(cè)性；④是否易于修改和移植；⑤器件的特點(diǎn)是否能得到充分的發(fā)揮。1.7.4數(shù)字系統(tǒng)的設(shè)計(jì)步驟

1．系統(tǒng)任務(wù)分析

數(shù)字系統(tǒng)設(shè)計(jì)中的第一步是明確系統(tǒng)的任務(wù)。在設(shè)計(jì)任務(wù)書中，可用各種方式提出對(duì)整個(gè)數(shù)字系統(tǒng)的邏輯要求，常用的方式有自然語言、邏輯流程圖、時(shí)序圖或幾種方法的結(jié)合。當(dāng)系統(tǒng)較大或邏輯關(guān)系較復(fù)雜時(shí)，系統(tǒng)任務(wù)(邏輯要求)邏輯的表述和理解都不是一件容易的工作。所以，分析系統(tǒng)的任務(wù)必須細(xì)致、全面，不能有理解上的偏差和疏漏。

2．確定邏輯算法

實(shí)現(xiàn)系統(tǒng)邏輯運(yùn)算的方法稱為邏輯算法，也簡(jiǎn)稱為算法。一個(gè)數(shù)字系統(tǒng)的邏輯運(yùn)算往往有多種算法，設(shè)計(jì)者的任務(wù)不但是要找出各種算法，還必須比較優(yōu)劣，取長(zhǎng)補(bǔ)短，從中確定最合理的一種。數(shù)字系統(tǒng)的算法是邏輯設(shè)計(jì)的基礎(chǔ)，算法不同，則系統(tǒng)的結(jié)構(gòu)也不同，算法的合理與否直接影響系統(tǒng)結(jié)構(gòu)的合理性。確定算法是數(shù)字系統(tǒng)設(shè)計(jì)中最具創(chuàng)造性的一環(huán)，也是最難的一步。

3．建立系統(tǒng)及子系統(tǒng)模型

當(dāng)算法明確后，應(yīng)根據(jù)算法構(gòu)造系統(tǒng)的硬件框架(也稱為系統(tǒng)框圖)，將系統(tǒng)劃分為若干個(gè)部分，各部分分別承擔(dān)算法中不同的邏輯操作功能。如果某一部分的規(guī)模仍嫌大，則需進(jìn)一步劃分。劃分后的各個(gè)部分應(yīng)邏輯功能清楚，規(guī)模大小合適，便于進(jìn)行電路級(jí)的設(shè)計(jì)。

4．系統(tǒng)(或模塊)邏輯描述

當(dāng)系統(tǒng)中各個(gè)子系統(tǒng)(指最低層子系統(tǒng))和模塊的邏輯功能和結(jié)構(gòu)確定后，則需采用比較規(guī)范的形式來描述系統(tǒng)的邏輯功能。設(shè)計(jì)方案的描述方法可以有多種，常用的有方框圖、流程圖和描述語言。

對(duì)系統(tǒng)的邏輯描述可先采用較粗略的邏輯流程圖，再將邏輯流程圖逐步細(xì)化為詳細(xì)邏輯流程圖，最后將詳細(xì)邏輯流程圖表示成與硬件有對(duì)應(yīng)關(guān)系的形式，為下一步的電路級(jí)設(shè)計(jì)提供依據(jù)。

5．邏輯電路級(jí)設(shè)計(jì)及系統(tǒng)仿真

電路級(jí)設(shè)計(jì)是指選擇合理的器件和連接關(guān)系以實(shí)現(xiàn)系統(tǒng)邏輯要求。電路級(jí)設(shè)計(jì)的結(jié)果常采用兩種方式來表達(dá)：電路圖方式和硬件描述語言方式。EDA軟件允許以這兩種方式輸入，以便作后續(xù)的處理。

當(dāng)電路設(shè)計(jì)完成后必須驗(yàn)證設(shè)計(jì)是否正確。在早期，只能通過搭試硬件電路才能得到設(shè)計(jì)的結(jié)果。目前，數(shù)字電路設(shè)計(jì)的EDA軟件都具有仿真功能，先通過系統(tǒng)仿真，當(dāng)系統(tǒng)仿真結(jié)果正確后再進(jìn)行實(shí)際電路的測(cè)試。由EDA軟件驗(yàn)證的結(jié)果十分接近實(shí)際結(jié)果，因此，可極大地提高電路設(shè)計(jì)的效率。

6．系統(tǒng)的物理實(shí)現(xiàn)

物理實(shí)現(xiàn)是指用實(shí)際的器件實(shí)現(xiàn)數(shù)字系統(tǒng)的設(shè)計(jì)，用儀表測(cè)量設(shè)計(jì)的電路是否符合設(shè)計(jì)要求?，F(xiàn)在的數(shù)字系統(tǒng)往往采用大規(guī)模和超大規(guī)模集成電路，由于器件集成度高、導(dǎo)線密集，因而一般在電路設(shè)計(jì)完成后即設(shè)計(jì)印刷電路板，在印刷電路板上組裝電路進(jìn)行測(cè)試。需要注意的是，印刷電路板本身的物理特性也會(huì)影響電路的邏輯關(guān)系。

1．EDA技術(shù)將廣泛應(yīng)用于高校電類專業(yè)的實(shí)踐教學(xué)工作中

用VHDL語言可以對(duì)各種數(shù)字集成電路芯片進(jìn)行方便的描述，生成元件后可作為一個(gè)標(biāo)準(zhǔn)元件進(jìn)行調(diào)用。同時(shí)，借助于VHDL開發(fā)設(shè)計(jì)平臺(tái)，可以進(jìn)行系統(tǒng)的功能仿真和時(shí)序仿真；借助于實(shí)驗(yàn)開發(fā)系統(tǒng)可以進(jìn)行硬件功能驗(yàn)證等，因而，可大大地簡(jiǎn)化數(shù)字電子技術(shù)的實(shí)驗(yàn)，并可根據(jù)學(xué)生的設(shè)計(jì)不受限制地開展各種實(shí)驗(yàn)。1.8EDA技術(shù)的應(yīng)用展望對(duì)于電子技術(shù)課程設(shè)計(jì)，特別是數(shù)字系統(tǒng)性的課題，在EDA實(shí)驗(yàn)室不需添加任何新的東西，即可設(shè)計(jì)出各種比較復(fù)雜的數(shù)字系統(tǒng)，并且借助于實(shí)驗(yàn)開發(fā)系統(tǒng)可以方便地進(jìn)行硬件驗(yàn)證，如設(shè)計(jì)頻率計(jì)、交通控制燈、秒表等。

自1997年全國(guó)第三屆電子技術(shù)設(shè)計(jì)競(jìng)賽采用FPGA/CPLD器件以來，F(xiàn)PGA/CPLD已被越來越多的選手選用，并且如果不借助于FPGA/CPLD器件可能根本無法實(shí)現(xiàn)給定的課題。因此，EDA技術(shù)將成為各種電子技術(shù)設(shè)計(jì)競(jìng)賽選手必須掌握的基本技能與制勝的法寶?，F(xiàn)代電子產(chǎn)品的設(shè)計(jì)離不開EDA技術(shù)，作為信息工程類專業(yè)的畢業(yè)生，借助于EDA技術(shù)在畢業(yè)設(shè)計(jì)中可以快速、經(jīng)濟(jì)地設(shè)計(jì)各種高性能的電子系統(tǒng)，并且很容易實(shí)現(xiàn)、修改及完善。

在整個(gè)大學(xué)學(xué)習(xí)期間，信息工程類專業(yè)的學(xué)生可以分階段、分層次地進(jìn)行EDA技術(shù)的學(xué)習(xí)和應(yīng)用，從而迅速掌握并有效利用這一新技術(shù)，大大提高動(dòng)手實(shí)踐能力、創(chuàng)新能力和計(jì)算機(jī)應(yīng)用能力。

2．EDA技術(shù)將廣泛應(yīng)用于科研工作和新產(chǎn)品的開發(fā)中

由于可編程邏輯器件性能價(jià)格比的不斷提高，開發(fā)軟件功能的不斷完善，因此EDA技術(shù)具有用軟件的方式設(shè)計(jì)硬件，可用有關(guān)軟件進(jìn)行各種仿真，系統(tǒng)可現(xiàn)場(chǎng)編程、在線升級(jí)，整個(gè)系統(tǒng)可集成在一個(gè)芯片上等特點(diǎn)，這將使其廣泛應(yīng)用于科研工作和新產(chǎn)品的開發(fā)工作中。

3．EDA技術(shù)將廣泛應(yīng)用于專用集成電路的開發(fā)中

可編程器件制造廠家可按照一定的規(guī)格以通用器件形式大量生產(chǎn)，用戶可按通用器件從市場(chǎng)上選購(gòu)，然后按自己的要求通過編程實(shí)現(xiàn)專用集成電路的功能。因此，對(duì)于集成電路制造技術(shù)與世界先進(jìn)的集成電路制造技術(shù)尚有一定差距的我國(guó)，開發(fā)具有自主知識(shí)產(chǎn)權(quán)的專用集成電路，已成為相關(guān)專業(yè)人員的重要任務(wù)。

4．EDA技術(shù)將廣泛應(yīng)用于傳統(tǒng)機(jī)電設(shè)備的升級(jí)換代和技術(shù)改造中

如果利用EDA技術(shù)進(jìn)行傳統(tǒng)機(jī)電設(shè)備的電氣控制系統(tǒng)的重新設(shè)計(jì)或技術(shù)改造，則不但設(shè)計(jì)周期短、設(shè)計(jì)成本低，而且將提高產(chǎn)品或設(shè)備的性能，縮小產(chǎn)品體積，提高產(chǎn)品的技術(shù)含量，提高產(chǎn)品的附加值。2.1可編程邏輯器件概述

2.2Lattice公司的CPLD和FPGA器件

2.3Altera公司的CPLD和FPGA器件

2.4Xilinx公司的CPLD和FPGA器件

2.5CPLD和FPGA的編程與配置

2.6FPGA和CPLD的開發(fā)應(yīng)用選擇

第2章大規(guī)?？删幊踢壿嬈骷?/p>

可編程邏輯器件(ProgrammableLogicDevices，簡(jiǎn)稱PLD)是一種由用戶編程以實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。它誕生于20世紀(jì)70年代，在20世紀(jì)80年代以后，隨著集成電路技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展而迅速發(fā)展。自問世以來，PLD經(jīng)歷了從PROM、PLA、PAL、GAL到FPGA、ispLSI等高密度PLD的發(fā)展過程。在此期間，PLD的集成度、速度不斷提高，功能不斷增強(qiáng)，結(jié)構(gòu)趨于更合理，使用變得更靈活方便。2.1可編程邏輯器件概述

PLD的出現(xiàn)，打破了由中小規(guī)模通用型集成電路和大規(guī)模專用集成電路壟斷的局面。與中小規(guī)模通用型集成電路相比，用PLD實(shí)現(xiàn)數(shù)字系統(tǒng)，有集成度高、速度快、功耗小、可靠性高等優(yōu)點(diǎn)。與大規(guī)模專用集成電路相比，用PLD實(shí)現(xiàn)數(shù)字系統(tǒng)，有研制周期短、先期投資少、無風(fēng)險(xiǎn)、修改邏輯設(shè)計(jì)方便、小批量生產(chǎn)成本低等優(yōu)勢(shì)?？梢灶A(yù)見，在不久的將來，PLD將在集成電路市場(chǎng)占統(tǒng)治地位。

隨著可編程邏輯器件性能價(jià)格比的不斷提高，EDA開發(fā)軟件的不斷完善，現(xiàn)代電子系統(tǒng)的設(shè)計(jì)將越來越多地使用可編程邏輯器件，特別是大規(guī)模可編程邏輯器件。如果說一個(gè)電子系統(tǒng)可以像積木塊一樣堆積起來的話，那么現(xiàn)在構(gòu)成許多電子系統(tǒng)僅僅需要三種標(biāo)準(zhǔn)的積木塊——微處理器、存儲(chǔ)器和可編程邏輯器件，甚至只需一塊大規(guī)模可編程邏輯器件。2.1.1PLD的發(fā)展進(jìn)程

最早的可編程邏輯器件出現(xiàn)在20世紀(jì)70年代初，主要是可編程只讀存儲(chǔ)器(PROM)和可編程邏輯陣列(PLA)。20世紀(jì)70年代末出現(xiàn)了可編程陣列邏輯(ProgrammableArray

Logic，簡(jiǎn)稱PAL)器件。20世紀(jì)80年代初期，美國(guó)Lattice公司推出了一種新型的PLD器件，稱為通用陣列邏輯(GenericArrayLogic，簡(jiǎn)稱GAL)，一般認(rèn)為它是第二代PLD器件。隨著技術(shù)進(jìn)步，生產(chǎn)工藝不斷改進(jìn)，器件規(guī)模不斷擴(kuò)大，邏輯功能不斷增強(qiáng)，各種可編程邏輯器件如雨后春筍般涌現(xiàn)，如PROM、EPROM、EEPROM等。隨著半導(dǎo)體工藝不斷完善，用戶對(duì)器件集成度要求不斷提高，1985年，美國(guó)Altera公司在EPROM和GAL器件的基礎(chǔ)上，首先推出了可擦除可編程邏輯器件EPLD(ErasablePLD)，其基本結(jié)構(gòu)與PAL/GAL器件相仿，但其集成度要比GAL器件高得多。而后Altera、Atmel、Xilinx等公司不斷推出新的EPLD產(chǎn)品，它們的工藝不盡相同，結(jié)構(gòu)不斷改進(jìn)，形成了一個(gè)龐大的群體。但是從廣義來講，可擦除可編程邏輯器件(EPLD)可以包括GAL、EEPROM、FPGA、ispLSI或ispEPLD等器件。最初，一般把器件的可用門數(shù)超過500門的PLD稱為EPLD。后來，器件的密度越來越大，許多公司把原來稱為EPLD的產(chǎn)品都稱為復(fù)雜可編程邏輯器件CPLD(ComplexProgrammableLogicDevices)。現(xiàn)在，一般把所有超過某一集成度的PLD器件都稱為CPLD。

當(dāng)前CPLD的規(guī)模已從取代PAL和GAL的500門以下的芯片系列，發(fā)展到5000門以上，現(xiàn)已有上百萬門的CPLD芯片系列。隨著工藝水平的提高，在增加器件容量的同時(shí)，為提高芯片的利用率和工作頻率，CPLD從內(nèi)部結(jié)構(gòu)上作了許多改進(jìn)，出現(xiàn)了多種不同的形式，功能更加齊全，應(yīng)用不斷擴(kuò)展。在EPROM基礎(chǔ)上出現(xiàn)的高密度可編程邏輯器件稱為EPLD或CPLD。在20世紀(jì)80年代中期，美國(guó)Xilinx公司首先推出了現(xiàn)場(chǎng)可編程門陣列FPGA(FieldProgrammableGateArray)器件。FPGA器件采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機(jī)存取存儲(chǔ)器工藝，設(shè)計(jì)靈活，集成度高，可無限次反復(fù)編程，并可現(xiàn)場(chǎng)模擬調(diào)試驗(yàn)證。FPGA器件及其開發(fā)系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的新技術(shù)。它利用計(jì)算機(jī)輔助設(shè)計(jì)，繪制出實(shí)現(xiàn)用戶邏輯的原理圖、編輯布爾方程或用硬件描述語言等方式作為設(shè)計(jì)輸入；然后經(jīng)一系列轉(zhuǎn)換程序、自動(dòng)布局布線、模擬仿真的過程；最后生成配置FPGA器件的數(shù)據(jù)文件，對(duì)FPGA器件初始化。這樣就實(shí)現(xiàn)了滿足用戶要求的專用集成電路，真正達(dá)到了用戶自行設(shè)計(jì)、自行研制和自行生產(chǎn)集成電路的目的。由于FPGA器件具有高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本，設(shè)計(jì)靈活方便，可無限次反復(fù)編程，并可現(xiàn)場(chǎng)模擬調(diào)試驗(yàn)證等優(yōu)點(diǎn)，因此使用FPGA器件，一般可在幾天到幾周內(nèi)完成一個(gè)電子系統(tǒng)的設(shè)計(jì)和制作，可以縮短研制周期，達(dá)到快速上市和進(jìn)一步降低成本的要求。在20世紀(jì)90年代初，Lattice公司又推出了在系統(tǒng)可編程大規(guī)模集成電路(ispLSI)。所謂“在系統(tǒng)可編程特性”(InSystemProgrammability，縮寫為ISP)，是指在用戶自己設(shè)計(jì)的目標(biāo)系統(tǒng)中或線路板上，為重新構(gòu)造設(shè)計(jì)邏輯而對(duì)器件進(jìn)行編程或反復(fù)編程的能力。在系統(tǒng)編程器件的基本特征是利用器件的工作電壓(一般為5V)，在器件安裝到系統(tǒng)板上后，不需要將器件從電路板上卸下，可對(duì)器件進(jìn)行直接配置，并可改變器件內(nèi)的設(shè)計(jì)邏輯，滿足原有的PCB布局要求。采用ISP技術(shù)之后，硬件設(shè)計(jì)可以變得像軟件設(shè)計(jì)那樣靈活而易于修改，硬件的功能也可以實(shí)時(shí)地加以更新或按預(yù)定的程序改變配置。這不僅擴(kuò)展了器件的用途，縮短了系統(tǒng)的設(shè)計(jì)和調(diào)試周期，而且還省去了對(duì)器件單獨(dú)編程的環(huán)節(jié)，因而也省去了器件編程設(shè)備，簡(jiǎn)化了目標(biāo)系統(tǒng)的現(xiàn)場(chǎng)升級(jí)和維護(hù)工作。在系統(tǒng)可編程的概念，首先由美國(guó)的Lattice公司提出，而且，該公司已將其獨(dú)特的ISP技術(shù)應(yīng)用到高密度可編程邏輯器件中，形成了ispLSI(insystemprogrammableLargeScaleIntegration，在系統(tǒng)可編程大規(guī)模集成)和pLSI(可編程大規(guī)模集成)邏輯器件系列。ispLSI在功能和參數(shù)方面都與相對(duì)應(yīng)的pLSI器件相兼容，只是增加了5V在系統(tǒng)可編程與反復(fù)可編程能力。ispLSI和pLSI產(chǎn)品既有低密度PLD使用方便、性能可靠等特點(diǎn)，又有FPGA器件的高密度和靈活性，具有確定可預(yù)知的延時(shí)、優(yōu)化的通用邏輯單元、高效的全局布線區(qū)、靈活的時(shí)鐘機(jī)制、標(biāo)準(zhǔn)的邊界掃描功能、先進(jìn)的制造工藝等優(yōu)勢(shì)，其系統(tǒng)速度可達(dá)154MHz，邏輯集成度可達(dá)1000～14000門，是一種比較先進(jìn)的可編程專用集成電路。自進(jìn)入21世紀(jì)以來，可編程邏輯集成電路技術(shù)進(jìn)入飛速發(fā)展時(shí)期，器件的可用邏輯門數(shù)超過了百萬門甚至達(dá)到上千萬門，器件的最高頻率超過百兆赫茲甚至達(dá)到四五百兆赫茲，內(nèi)嵌的功能模塊越來越專用和復(fù)雜，比如出現(xiàn)了乘法器、RAM、CPU核、DSP核和PLL等，同時(shí)出現(xiàn)了基于FPGA的可編程片上系統(tǒng)SOPC(SystemOnaProgrammableChip)，有時(shí)又稱為基于FPGA的嵌入式系統(tǒng)。2.1.2PLD的分類方法

1．從結(jié)構(gòu)的復(fù)雜度分類

從結(jié)構(gòu)的復(fù)雜度上一般可將PLD分為簡(jiǎn)單PLD和復(fù)雜PLD(CPLD)，或分為低密度PLD和高密度PLD(HDPLD)。通常，當(dāng)PLD中的等效門數(shù)超過500門時(shí)，則認(rèn)為它是高密度

PLD。傳統(tǒng)的PAL和GAL是典型的低密度PLD，其余(如EPLD、FPGA和pLSI/ispLSI等)則稱為HDPLD或CPLD。

2．從互連結(jié)構(gòu)上分類

從互連結(jié)構(gòu)上可將PLD分為確定型和統(tǒng)計(jì)型兩類。

確定型PLD提供的互連結(jié)構(gòu)每次用相同的互連線實(shí)現(xiàn)布線，所以，這類PLD的定時(shí)特性常常可以從數(shù)據(jù)手冊(cè)上查閱而事先確定。這類PLD是由PROM結(jié)構(gòu)演變而來的，目前除了FPGA器件外，基本上都屬于這一類結(jié)構(gòu)。

統(tǒng)計(jì)型結(jié)構(gòu)是指設(shè)計(jì)系統(tǒng)每次執(zhí)行相同的功能，卻能給出不同的布線模式，一般無法確切地預(yù)知線路的延時(shí)。所以，設(shè)計(jì)系統(tǒng)必須允許設(shè)計(jì)者提出約束條件，如關(guān)鍵路徑的延時(shí)和關(guān)聯(lián)信號(hào)的延時(shí)差等。這類器件的典型代表是FPGA系列。

3．從可編程特性上分類

從可編程特性上可將PLD分為一次可編程和重復(fù)可編程兩類。一次可編程的典型產(chǎn)品是PROM、PAL和熔絲型FPGA，其他大多是重復(fù)可編程的。其中，用紫外線擦除的產(chǎn)品的編程次數(shù)一般在幾十次的量級(jí)，采用電擦除方式的產(chǎn)品的編程次數(shù)稍多些，采用E2CMOS工藝的產(chǎn)品，擦寫次數(shù)可達(dá)上千次，而采用SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)結(jié)構(gòu)產(chǎn)品，則被認(rèn)為可實(shí)現(xiàn)無限次的編程。

4．從可編程元件上分類

最早的PLD器件(如PAL)大多采用的是TTL工藝，但后來的PLD器件(如GAL、EPLD、FPGA及pLSI/ISP器件)都采用MOS工藝(如NMOS、CMOS、E2CMOS等)。目前，一般有五種編程元件：①熔絲型開關(guān)(一次可編程，要求大電流)；②可編程低阻電路元件(多次可編程，要求中電壓)；③EPROM的編程元件(需要有石英窗口，紫外線擦除)；

④EEPROM的編程元件；⑤基于SRAM的編程元件。2.1.3常用CPLD和FPGA標(biāo)識(shí)的含義

1．CPLD和FPGA標(biāo)識(shí)概說

CPLD/FPGA產(chǎn)品上的標(biāo)識(shí)大概可分為以下幾類：

(1)用于說明生產(chǎn)廠家的。如Lattice、Altera、Xilinx是其公司名稱。

(2)注冊(cè)商標(biāo)。如MAX是為Altera公司其CPLD產(chǎn)品MAX系列注冊(cè)的商標(biāo)。

(3)產(chǎn)品型號(hào)。如EPM7128SLC84-15，是Altera公司的一種CPLD(EPLD)的型號(hào)，是需要重點(diǎn)掌握的。

(4)產(chǎn)品序列號(hào)。用于說明產(chǎn)品生產(chǎn)過程中的編號(hào)，是產(chǎn)品身份的標(biāo)志，相當(dāng)于人的身份證。

(5)產(chǎn)