配套課件-數(shù)字電子技術(shù)

第１章數(shù)制與編碼1.1緒論1.2數(shù)制及其轉(zhuǎn)換1.3編碼1.1緒論

1.1.1模擬電子技術(shù)和數(shù)字電子技術(shù)

電子技術(shù)可分為模擬電子技術(shù)和數(shù)字電子技術(shù)。模擬電子技術(shù)是一門研究對(duì)仿真信號(hào)進(jìn)行處理的模擬電路的學(xué)科。它以半導(dǎo)體二極管、半導(dǎo)體三極管和場(chǎng)效應(yīng)管為關(guān)鍵電子器件，包括功率放大電路、運(yùn)算放大電路、反饋放大電路、信號(hào)運(yùn)算與處理電路、信號(hào)產(chǎn)生電路、電源穩(wěn)壓電路等內(nèi)容。數(shù)字電子技術(shù)主要研究各種邏輯門電路、集成器件的功能及應(yīng)用、邏輯門電路組合和時(shí)序電路的分析和設(shè)計(jì)等。同樣，測(cè)量信號(hào)可以分為模擬量和數(shù)字量。所謂模擬量，是指在時(shí)間和數(shù)值上都連續(xù)變化的物理量。表示模擬量的信號(hào)稱為模擬信號(hào)(AnalogSignals)。例如，模擬語言的音頻信號(hào)(可以通過送話器把聲音信號(hào)轉(zhuǎn)換成相應(yīng)的電信號(hào))、模擬溫度變化的(如從熱電偶上得到的)電壓信號(hào)等都屬于模擬信號(hào)。圖1.1所示的信號(hào)就是一個(gè)模擬信號(hào)。我們把處理模擬信號(hào)的電子電路稱為模擬電路，如各類放大電路、穩(wěn)壓電路等。所謂數(shù)字量，是指其變化在時(shí)間和數(shù)值上都是離散的或者是斷續(xù)的物理量。表示數(shù)字量的信號(hào)稱為數(shù)字信號(hào)(DigitalSignals)，如圖1.2所示。圖1.1模擬信號(hào)圖1.2數(shù)字信號(hào)我們把處理數(shù)字信號(hào)的電子電路稱為數(shù)字電路，如在本書后面章節(jié)中介紹的門電路、編碼器、譯碼器和計(jì)數(shù)器等。由于數(shù)字電子技術(shù)的迅速發(fā)展，尤其是微型計(jì)算機(jī)在自動(dòng)控制和自動(dòng)檢測(cè)系統(tǒng)中的廣泛應(yīng)用，用數(shù)字信號(hào)代替模擬信號(hào)的情況也更加普遍。故通常會(huì)將模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)，以便于信號(hào)的存儲(chǔ)、分析和傳輸?shù)取?.1.2數(shù)字電路的發(fā)展趨勢(shì)與分類

1.數(shù)字電路的發(fā)展

數(shù)字電路的發(fā)展經(jīng)歷了由電子管、半導(dǎo)體分立器件到集成電路的過程。從20世紀(jì)60年代開始，數(shù)字集成器件主要是用晶體管工藝制成的小規(guī)模邏輯器件，隨后發(fā)展到中規(guī)模邏輯器件；20世紀(jì)70年代末，微處理器的出現(xiàn)使數(shù)字集成電路的性能發(fā)生了質(zhì)的飛躍；從20世紀(jì)80年代中期開始，超大規(guī)模集成電路、專用集成電路制作技術(shù)日益成熟。電子計(jì)算機(jī)是數(shù)字電路應(yīng)用的典型代表，并隨著數(shù)字電子技術(shù)的發(fā)展而發(fā)展。數(shù)字電路的發(fā)展不僅表現(xiàn)在集成度方面，而且在半導(dǎo)體器件的材料、結(jié)構(gòu)、生產(chǎn)工藝上均有體現(xiàn)。早期的邏輯門電路是TTL型邏輯門電路，后來隨著其工藝的不斷改進(jìn)而改進(jìn)。隨著MOS工藝特別是CMOS工藝的發(fā)展，數(shù)字集成電路集成度越來越高，工作速度越來越快，功耗則越來越低。

2.數(shù)字集成電路的分類

早期的邏輯門電路采用電阻、電容、二極管、晶體

管等分立元件構(gòu)成。1961年美國德克薩斯儀器公司率先

將數(shù)字電路的元器件和連線制作在同一硅片上，構(gòu)成一個(gè)具有特定功能的完整電子電路，即集成電路（IntegratedCircuit，IC）。

1)按集成度分類

根據(jù)集成電路規(guī)模的大小，通常將其分為小規(guī)模集成電路（SmallScaleIntegrationCircuit,SSIC）、中規(guī)模集成電路(MediumScaleIntegrationCircuit,MSIC)、大規(guī)模集成電路(LargeScaleIntegrationCircuit,LSIC)、超大規(guī)模集成電路(VeryLargeScaleIntegrationCircuit,VLSIC)。其分類依據(jù)是一片集成電路芯片上包含的邏輯門個(gè)數(shù)或元件個(gè)數(shù)。小規(guī)模集成電路SSIC通常集成的邏輯門個(gè)數(shù)或元件個(gè)數(shù)為10～100元件/片;中規(guī)模集成電路MSIC集成的邏輯門個(gè)數(shù)或元件個(gè)數(shù)為102～103元件/片;大規(guī)模集成電路集成的邏輯門個(gè)數(shù)或元件個(gè)數(shù)為103～104元件/片;超大規(guī)模集成電路集成的邏輯門個(gè)數(shù)或元件個(gè)數(shù)已經(jīng)超過了104元件/片。本書主要對(duì)小規(guī)模集成電路（SSIC）進(jìn)行介紹。

2)按有源器件分類

集成電路按有源器件可以分為雙極型和單極型兩類。所謂雙極型和單極型，主要是針對(duì)組成集成電路的晶體管的極性而言的。

雙極型集成電路是由NPN或PNP型晶體管組成的。由于電路中載流子有電子和空穴兩種極性，因此取名為雙極型集成電路。雙極型集成電路分為晶體管-晶體管（Transistor-TransistorLogic，TTL）電路、發(fā)射極耦合邏輯(EmitterCoupledLogic，ECL)電路和集成注入邏輯(IntegratedInjectionLogic，IIL)電路。單極型集成電路是由MOS場(chǎng)效應(yīng)晶體管組成的。因

場(chǎng)效應(yīng)晶體管只有多數(shù)載流子參與導(dǎo)電，故稱場(chǎng)效應(yīng)晶

體管為單極晶體管，由這種單極晶體管組成的集成電路

就稱為單極型集成電路。單極型集成電路可以分為PMOS、NMOS和CMOS電路。PMOS(PositivechannelMetalOxideSemiconductor，P溝道金屬氧化物半導(dǎo)體)是指N型襯底、

P溝道，靠空穴的流動(dòng)運(yùn)送電流的MOS管電路。

NMOS（NegativechannelMetalOxideSemiconductor，N溝道金屬氧化物半導(dǎo)體）是指P型襯底、N溝道，靠電子的流動(dòng)運(yùn)送電流的MOS管電路。CMOS(ComplementaryMetalOxideSemiconductor，互補(bǔ)金屬氧化物半導(dǎo)體）由增強(qiáng)型PMOS和增強(qiáng)型NMOS組成，這兩種電路在CMOS中始終處于互補(bǔ)的狀態(tài)。目前，TTL和CMOS電路得到了廣泛的應(yīng)用。TTL是出現(xiàn)較早的一種集成電路，按其消耗的功率（功耗）和工作速度可分為74（普通或標(biāo)準(zhǔn)）系列、74H（High-speed，高速）系列、74S（Schottky，肖特基）系列、74LS（LowpowerSchottky，低功耗肖特基）系列、74AS（AdvancedSchottky，為進(jìn)一步縮短傳輸延遲時(shí)間而設(shè)計(jì)的改進(jìn)型）系列、74ALS(AdvancedLowpowerSchottky)系列等。它們的工作電壓都是5V。不同系列的TTL器件中，只要器件型號(hào)的后幾位數(shù)碼一樣，則它們的邏輯功能、外形尺寸、引腳排列就完全相同。例如，7420、74H20、74S20、74LS20、74ALS20都是雙四輸入與非門，都采用14條引腳雙列直插式封裝，而且輸入端、輸出端、電源、地線的引腳位置也是相同的。

4000系列是早期開發(fā)的CMOS電路，工作電壓為3～

18V。雖然CMOS出現(xiàn)得晚一些，但由于它有效地克服了TTL和ECL集成電路中存在的單元電路復(fù)雜、元件之間需外加電隔離、功耗大等影響集成密度提高的嚴(yán)重缺點(diǎn)，因而在向LSIC和VLSIC的發(fā)展中，CMOS集成電路已占據(jù)了統(tǒng)治地位。

3)按工作環(huán)境分類

按工作環(huán)境，數(shù)字集成電路可分為以下幾類：

（1）54系列：工作環(huán)境溫度為-50～125℃，電源電壓范圍為4.5～5.5V。

（2）74系列：工作環(huán)境溫度為0~70℃，電源電壓范圍為4.75～5.75V。

54系列電路和74系列電路具有完全相同的電路結(jié)構(gòu)和電氣性能參數(shù)，所不同的是，54系列比74系列的工作溫度范圍更寬，電源允許的工作范圍更大。

4)按電路邏輯功能分

按邏輯功能，數(shù)字集成電路可以分為組合邏輯電路、時(shí)序邏輯電路和接口電路。這部分內(nèi)容將在后面的章節(jié)進(jìn)行詳細(xì)介紹。1.1.3數(shù)字電路的特點(diǎn)

(1)穩(wěn)定性好，精度高。由于只要能夠正確區(qū)分0和1兩種狀態(tài)，電路就可以正常工作，因此，數(shù)字電路對(duì)元器件參數(shù)的精度、電源電壓的穩(wěn)定性等要求，都明顯低于模擬電路。數(shù)字電路可以通過增加數(shù)字信號(hào)的位數(shù)提高精度，具有工作可靠性高、穩(wěn)定性好、精度高等特點(diǎn)。

(2)結(jié)構(gòu)簡(jiǎn)單，便于批量生產(chǎn)。數(shù)字電路結(jié)構(gòu)簡(jiǎn)單，體積小，通用性強(qiáng)，便于集成化、系列化、規(guī)?；a(chǎn)，因此，制造成本低廉。

(3)可編程性?，F(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)，大多采用可編程邏輯器件(ProgrammableLogicDevice，PLD)。用戶可根

據(jù)實(shí)際需要應(yīng)用硬件描述語言(HardwareDescriptionLanguage，HDL)，在計(jì)算機(jī)上完成電路的設(shè)計(jì)(Design)

和仿真(Simulation)。這不僅給產(chǎn)品研發(fā)帶來了極大的方便，也有助于知識(shí)產(chǎn)權(quán)的保護(hù)。

(4)速度高，功耗低。隨著集成電路技術(shù)的發(fā)展，數(shù)字器件的速度越來越快，而功耗越來越低，集成電路中的單管開關(guān)速度已高達(dá)10－11s，超大規(guī)模集成電路芯片的功耗已低至毫瓦級(jí)。由于具有精度高、抗干擾能力強(qiáng)、穩(wěn)定性好、易于制造等特點(diǎn)，近年來數(shù)字電路得到了長(zhǎng)足的發(fā)展，各種數(shù)字系統(tǒng)和數(shù)字設(shè)備已滲透到日常生活的各個(gè)領(lǐng)域，數(shù)字化已成為當(dāng)今電子技術(shù)的發(fā)展趨勢(shì)。

1.2數(shù)制及其轉(zhuǎn)換

1.2.1進(jìn)位計(jì)數(shù)制

1.十進(jìn)制計(jì)數(shù)制

人類的祖先在長(zhǎng)期的生產(chǎn)勞動(dòng)實(shí)踐中學(xué)會(huì)了用十個(gè)指頭計(jì)數(shù)，因而產(chǎn)生了我們最熟悉的十進(jìn)制數(shù)。任意一個(gè)十進(jìn)制數(shù)（S）10可以表示為其中，ki可以是0~9十個(gè)數(shù)碼中的任意一個(gè);m和n是正整數(shù)，表示權(quán)；（S）的下標(biāo)與式中的10是十進(jìn)制的基數(shù)。通常采用下標(biāo)法表示S的進(jìn)制數(shù)，這里的下標(biāo)是10，表示S是個(gè)十進(jìn)制數(shù)，后面介紹的二進(jìn)制、八進(jìn)制、十六進(jìn)制都采用這種表示方法，后面不再贅述。由于這里的基數(shù)為10，每個(gè)數(shù)位計(jì)滿10就向高位進(jìn)位，即逢十進(jìn)一，所以稱為十進(jìn)制計(jì)數(shù)制。

【例1.1】將十進(jìn)制數(shù)2001.9寫成權(quán)表示的形式。

解

(2001.9)10=2×103+0×102+0×101+1×100+9×10－1

2.二進(jìn)制計(jì)數(shù)制

在數(shù)字系統(tǒng)中，為了便于工程實(shí)現(xiàn)，廣泛采用二進(jìn)制計(jì)數(shù)。這是因?yàn)?，二進(jìn)制表示的數(shù)的每一位只取數(shù)碼0或1，因而可以用具有兩個(gè)不同穩(wěn)定狀態(tài)的電子元件來表示，并且數(shù)據(jù)的存儲(chǔ)和傳送也可用簡(jiǎn)單而可靠的方式進(jìn)行。二進(jìn)制的基數(shù)是2，其計(jì)數(shù)規(guī)律是逢二進(jìn)一。任意一個(gè)二進(jìn)制數(shù)可以表示成其中，ki只能取0或1；m、n為正整數(shù)，表示權(quán)。

【例1.2】將二進(jìn)制數(shù)1101.101寫成權(quán)表示的形式。解(1101.101)2=1×23+1×22+0×21+1×20+1×2－1+0×2－2+1×2－3

3.八進(jìn)制計(jì)數(shù)制和十六進(jìn)制計(jì)數(shù)制

采用二進(jìn)制計(jì)數(shù)制，對(duì)計(jì)算機(jī)等數(shù)字系統(tǒng)來說，運(yùn)算、存儲(chǔ)和傳輸極為方便，然而，二進(jìn)制數(shù)書寫起來很不方便。為此人們經(jīng)常采用八進(jìn)制計(jì)數(shù)制和十六進(jìn)制計(jì)數(shù)制來進(jìn)行書寫或打印。

任意一個(gè)八進(jìn)制數(shù)可以表示成(1.3)其中，ki可取0，1，2，…，7八個(gè)數(shù)之一;m和n為正整數(shù)，表示權(quán)。八進(jìn)制數(shù)的計(jì)數(shù)規(guī)律為逢八進(jìn)一。

【例1.3】將八進(jìn)制數(shù)（67.731）8寫成權(quán)表示的形式。解

(67.731)8=6×81+7×80+7×8－1+3×8－2+1×8－3

任意一個(gè)十六進(jìn)制數(shù)可以表示成(1.4)其中，ki可取0，1，2，…，9，A，B，C，D，E，F(xiàn)等十六進(jìn)制數(shù)碼、字母之一；m和n為正整數(shù)，表示權(quán)。

十六進(jìn)制數(shù)的計(jì)數(shù)規(guī)律是逢十六進(jìn)一。

【例1.4】將十六進(jìn)制數(shù)（8AE6）16寫成權(quán)表示的

形式。

解

(8AE6)16=8×163+A×162+E×161+6×160

1.2.2進(jìn)位計(jì)數(shù)制的相互轉(zhuǎn)換

1.八進(jìn)制、十六進(jìn)制與十進(jìn)制數(shù)的轉(zhuǎn)換

一個(gè)十進(jìn)制整數(shù)轉(zhuǎn)換成八進(jìn)制表示的數(shù)時(shí)，可按除8取余的方法進(jìn)行。

【例1.5】將十進(jìn)制數(shù)（725）10轉(zhuǎn)換為八進(jìn)制數(shù)。

解轉(zhuǎn)換結(jié)果得到（725）10=（1325）8。

【例1.6】將十進(jìn)制數(shù)（725）10轉(zhuǎn)換為十六進(jìn)制數(shù)。

解

轉(zhuǎn)換結(jié)果為（725）10=（2D5）16。

一個(gè)十進(jìn)制小數(shù)轉(zhuǎn)換成等值的八進(jìn)制數(shù)時(shí)，可按乘8取整的方法進(jìn)行。

【例1.7】將十進(jìn)制數(shù)(0.7875)10轉(zhuǎn)換為八進(jìn)制數(shù)。解注意，小數(shù)轉(zhuǎn)換不一定能算盡，只能算到一定精度的倍數(shù)為止，因此轉(zhuǎn)換中會(huì)產(chǎn)生一些誤差。不過當(dāng)位數(shù)較多時(shí)，這個(gè)誤差就很小了。因此轉(zhuǎn)換結(jié)果為（0.7875）10≈（0.623）8。

一個(gè)十進(jìn)制小數(shù)轉(zhuǎn)換成等值的十六進(jìn)制小數(shù)時(shí)，可按乘16取整的方法進(jìn)行，其步驟與轉(zhuǎn)換成八進(jìn)制小數(shù)的過程相類似。

【例1.8】將(167)8、(0.42)8、(1C4)16和(0.68)16轉(zhuǎn)換成十進(jìn)制數(shù)。

解

2.八進(jìn)制、十六進(jìn)制與二進(jìn)制數(shù)的轉(zhuǎn)換

由于數(shù)23=8，24=16，所以一位八進(jìn)制數(shù)所能表示的數(shù)值恰好相當(dāng)于三位二進(jìn)制數(shù)能表示的數(shù)值，而一位十六進(jìn)制數(shù)與四位二進(jìn)制數(shù)能表示的數(shù)值正好相當(dāng)，因此八進(jìn)制、十六進(jìn)制與二進(jìn)制數(shù)之間的轉(zhuǎn)換極為方便。例如：

【例1.9】將(67.731)8和(3AB4)16轉(zhuǎn)換成二進(jìn)制數(shù)。

解反之，由二進(jìn)制數(shù)轉(zhuǎn)換成八進(jìn)制數(shù)時(shí)，只要從小數(shù)點(diǎn)開始，分別向左右兩邊把3位二進(jìn)制數(shù)劃為一組，最左和最右一組不足3位用0補(bǔ)充，然后每組用一個(gè)八進(jìn)制數(shù)碼替代即可。

【例1.10】將二進(jìn)制數(shù)(11111101.01001111)2轉(zhuǎn)換成八進(jìn)制數(shù)。

解(11111101.01001111)2=(375.236)8

二進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)與此類似，只不過是四位二進(jìn)制數(shù)碼分為一組。

【例1.11】將二進(jìn)制數(shù)(01111101.01001111)2轉(zhuǎn)換成十六進(jìn)制數(shù)。

解(01111101.01001111)2=(7D.4F)16

1.2.3原碼、反碼與補(bǔ)碼

1.原碼

用原碼表示帶符號(hào)的二進(jìn)制數(shù)時(shí),符號(hào)位為0表示正數(shù),符號(hào)位為1表示負(fù)數(shù)。數(shù)值位保持不變。

例如,X1=+1101，X2=－1101，X3=0000,則

［X1］原

=01101，［X2］原=11101

整數(shù)0的原碼有兩種形式：

［X3］原=00000或［X3］原=10000

2.反碼

與原碼相同，用0表示正數(shù)，用1表示負(fù)數(shù)，但其數(shù)值位與符號(hào)位相關(guān)，正數(shù)反碼的數(shù)值位與原碼數(shù)值位相同，而負(fù)數(shù)反碼的數(shù)值位是原碼的數(shù)值位按位取反。

例如，X1=+1101，X2=－1101，則［X1］反=01101，［X2］反=10010。

同樣地，整數(shù)0的反碼也有兩種形式:00…0和11…1。采用反碼進(jìn)行加減運(yùn)算時(shí)，無論進(jìn)行兩數(shù)相加還是兩數(shù)相減，均可通過加法實(shí)現(xiàn)。加減運(yùn)算規(guī)則如下:運(yùn)算時(shí)，符號(hào)位和數(shù)值位一樣參加運(yùn)算，當(dāng)符號(hào)位有進(jìn)位產(chǎn)生時(shí)，應(yīng)將進(jìn)位加到運(yùn)算結(jié)果的最低位，才能得到正確的結(jié)果。例如，X1=+1110，X2=+1101，求X1－X2和X2－X1均可通過反碼相加實(shí)現(xiàn)，即

3.補(bǔ)碼

用補(bǔ)碼表示帶符號(hào)的二進(jìn)制數(shù)時(shí)，符號(hào)位與原碼、反碼相同，數(shù)值位與符號(hào)位相關(guān)，正數(shù)補(bǔ)碼的數(shù)值與原碼、反碼相同，而負(fù)數(shù)補(bǔ)碼的數(shù)值是原碼的數(shù)值位按位取反，并在最低位加1。

整數(shù)0的補(bǔ)碼只有一種形式，即00…0。

采用補(bǔ)碼進(jìn)行加減運(yùn)算時(shí)，可以將加減運(yùn)算均通過加法實(shí)現(xiàn)，運(yùn)算規(guī)則如下:運(yùn)算時(shí)，若符號(hào)位有進(jìn)位產(chǎn)生，則應(yīng)將該進(jìn)位丟掉后才能得到正確結(jié)果。例如，X1＝+1110，X2=+1101，求X1－X2和X2－X1可通過補(bǔ)碼相加實(shí)現(xiàn)：顯然，采用補(bǔ)碼進(jìn)行加減運(yùn)算最方便。

1.3編碼

1.3.1二進(jìn)制編碼

在二進(jìn)制編碼中，自然二進(jìn)制碼是最簡(jiǎn)單的一種。它的結(jié)構(gòu)形式與二進(jìn)制數(shù)完全相同。表1.1列出了4位自然二進(jìn)制碼，其中每位代碼都有固定權(quán)值,這種代碼稱為有權(quán)碼,各信息位的權(quán)值為2i(i是碼元位序，i=0，1，…，n－1）。另一種二進(jìn)制編碼是循環(huán)二進(jìn)制碼，簡(jiǎn)稱循環(huán)碼，其特性是任何相鄰的兩個(gè)碼字中，僅有一位代碼不同，其他位代碼則相同，因此循環(huán)碼又稱為單位距離碼。例如，表1.1中，7和8是相鄰的兩個(gè)代碼，7的代碼是0100，8的代碼是1100，僅有最高位代碼不同。循環(huán)碼的編碼方法不是唯一的，四位循環(huán)碼就有許多種，表1.1所示的是最基本的一種。循環(huán)碼是無權(quán)碼，每一位都沒有固定的權(quán)值。1.3.2二－十進(jìn)制編碼

數(shù)字電路處理的是二進(jìn)制數(shù)碼，而人機(jī)界面中進(jìn)行輸入和輸出的是十進(jìn)制數(shù)。為使數(shù)字系統(tǒng)能夠傳遞、處理十進(jìn)制數(shù)，就必須把十進(jìn)制數(shù)的各個(gè)數(shù)碼用二進(jìn)制代碼的形式表示出來。這便是用二進(jìn)制代碼對(duì)十進(jìn)制數(shù)進(jìn)行的編碼，簡(jiǎn)稱BCD碼。BCD碼具有二進(jìn)制碼的形式(四位二進(jìn)

制碼)，又有十進(jìn)制數(shù)的特點(diǎn)(每四位二進(jìn)制碼是一位十進(jìn)制數(shù))。十進(jìn)制數(shù)共有10個(gè)數(shù)碼，需要用4位二進(jìn)制代碼來表示。4位二進(jìn)制碼可以有16種組合，而表示十進(jìn)制數(shù)只需要10種組合，因此用4位二進(jìn)制碼來表示十進(jìn)制數(shù)有多種選取方式。表1．2列出了幾種常用的BCD碼與其相應(yīng)的十進(jìn)制數(shù)。BCD碼也分為有權(quán)碼和無權(quán)碼兩大類。

在采用有權(quán)碼的一些方案中，用得最普遍的是8421碼，即四個(gè)二進(jìn)制，其他的編碼方法還有2421碼、5211碼等。其具體編碼值分配如表1.2所示。把一個(gè)十進(jìn)制數(shù)變成它的8421碼時(shí)，十進(jìn)制數(shù)的每一位都單獨(dú)進(jìn)行變換。例如1592變?yōu)橄鄳?yīng)的8421碼表示，結(jié)果為0001010110010010；相反的轉(zhuǎn)換過程也類似，例如0110

1000

0100

0000變?yōu)槭M(jìn)制數(shù)，結(jié)果應(yīng)為6840。8421碼的主要缺點(diǎn)是實(shí)現(xiàn)加法運(yùn)算的規(guī)則比較復(fù)雜，當(dāng)兩數(shù)相加后大于9時(shí)還需要對(duì)運(yùn)算結(jié)果進(jìn)行修正。另外，兩種有權(quán)BCD碼2421碼和5211碼的共同特點(diǎn)是：它們的0和9、1和8、2和7、3和6、4和5互為反碼，任何兩個(gè)這樣的編碼值相加等于9時(shí)，結(jié)果的四個(gè)二進(jìn)制位一定為1111，這對(duì)求取10的補(bǔ)碼是很方便的。

在采用無權(quán)碼的一些方案中，用得比較多的是余3碼和格雷碼。

余3碼是在8421碼的基礎(chǔ)上，把每個(gè)代碼都加0011碼而形成的。它的主要優(yōu)點(diǎn)是執(zhí)行十進(jìn)制數(shù)相加時(shí)，能正確地產(chǎn)生進(jìn)位信號(hào)，而且還給減法運(yùn)算帶來了方便。格雷碼的編碼規(guī)則是使任何兩個(gè)相鄰的代碼只有一個(gè)二進(jìn)制位的狀態(tài)不同，其余三個(gè)二進(jìn)制位必須有相同的狀態(tài)。這種編碼方法的好處是：從某一編碼變到下一個(gè)相鄰的編碼時(shí)，只有一位的狀態(tài)發(fā)生變化，有利于得到更好的譯碼波形。格雷碼是一種循環(huán)碼。

格雷碼與二進(jìn)制代碼的比較如表1.3所示。1.3.3字符編碼

計(jì)算機(jī)輸出到打印機(jī)的字符碼就是ASCII碼。

ASCII碼采用7位二進(jìn)制代碼表示10個(gè)數(shù)字0~9、52個(gè)英文大小寫字母、32個(gè)表示各種符號(hào)的代碼以及34個(gè)控制碼，共計(jì)128個(gè)。

ASCII碼表如表1.4所示。第2章邏輯代數(shù)2.1概述2.2基本邏輯運(yùn)算2.3邏輯代數(shù)的基本定律2.4邏輯函數(shù)的標(biāo)準(zhǔn)形式2.5邏輯函數(shù)的幾種表示方法間的相互轉(zhuǎn)換2.6邏輯函數(shù)的化簡(jiǎn)

2.1概述

2.1.1邏輯函數(shù)的基本概念

從數(shù)學(xué)觀點(diǎn)來講，研究函數(shù)y=5x2+3x時(shí)，我們對(duì)變量表示什么物理量并不感興趣。同樣，在研究邏輯函數(shù)Y=F(A，B)時(shí)，我們可以賦給邏輯變量A和B以兩個(gè)取值

(二元常量1或0)中的一個(gè)，而這些邏輯變量表示什么并不

重要。數(shù)字電路是一種開關(guān)電路。開關(guān)的兩種狀態(tài)——“開通”與“關(guān)斷”常用電子器件的“導(dǎo)通”與“截止”來實(shí)現(xiàn)，并用二元常量0和1來表示。另一方面，數(shù)字電路的輸入、輸出量一般用高、低電平來體現(xiàn)，高低電平又可用二元常量來表示。因此，就整體而言，數(shù)字電路的輸入量和輸出量之間的關(guān)系是一種因果關(guān)系，它可以用邏輯函數(shù)來描述。因此，數(shù)字電路又稱邏輯電路。設(shè)輸入邏輯變量為A1，A2，…，An，輸出邏輯變量為Y，當(dāng)A1，A2，…，An的取值確定后，Y的值就被唯一地確定下來，則稱Y是A1，A2，…，An的邏輯函數(shù)，記為

Y=F（A1，A2，…，An）

邏輯變量和邏輯函數(shù)的取值只可能是0或1，沒有其他中間值。

【例2.1】圖2.1所示的裁判電路中，A代表主裁判，B和C代表兩個(gè)副裁判。在裁判過程中，必須有兩個(gè)以上裁判（必須包括主裁判）同意裁定，裁判才有效。1表示同意，相當(dāng)于開關(guān)閉合；0表示不同意，相當(dāng)于開關(guān)斷開。裁定結(jié)果用Y表示，當(dāng)Y為1時(shí)表示裁判有效，相當(dāng)于指示燈亮；當(dāng)Y為0表示裁判無效，相當(dāng)于指示燈滅。顯然，裁定結(jié)果Y是三個(gè)裁判的二值函數(shù)，即Y=F(A,B,C)。圖2.1裁判電路2.1.2邏輯函數(shù)的表示方法

布爾代數(shù)是研究邏輯函數(shù)的一個(gè)數(shù)學(xué)工具，它最早是由英國數(shù)學(xué)家布爾于1850年提出來的。但我們現(xiàn)在普遍使用的、適合于數(shù)字系統(tǒng)的布爾代數(shù)，是由美國貝爾實(shí)驗(yàn)室香農(nóng)于1938年提出的，它為分析、設(shè)計(jì)數(shù)字邏輯電路提供了堅(jiān)強(qiáng)的理論基礎(chǔ)。本書中我們?nèi)圆捎貌紶柎鷶?shù)這一術(shù)語，不過它是指香農(nóng)改進(jìn)的布爾代數(shù)，不是原始的布爾代數(shù)。布爾代數(shù)是按一定邏輯規(guī)律進(jìn)行運(yùn)算的代數(shù)。雖然它和普通代數(shù)一樣也用字母表示變量，但是在兩種代數(shù)中變量的含義完全不同。普通代數(shù)中的變量一般是連續(xù)量，而布爾代數(shù)中的變量稱為邏輯變量，只有兩種取值，即0和1。0和1并不表示數(shù)量的大小，而表示兩種對(duì)立的邏輯狀態(tài)。常用的邏輯函數(shù)表示方法有邏輯真值表法、邏輯函數(shù)法、邏輯圖法、卡諾圖法、波形圖法、點(diǎn)陣圖法和硬件設(shè)計(jì)語言法。

1.邏輯真值表法

邏輯真值表是一種用表格表示邏輯函數(shù)的方法，它是由邏輯變量的所有可能的取值組合及其對(duì)應(yīng)的邏輯函數(shù)值所構(gòu)成的表格。以圖2.1所示的裁判電路為例，根據(jù)電路原理，只要A=1,同時(shí)B、C至少有一個(gè)為1，Y就等于1，于

是得到圖2.1的真值表，見表2.1。

2.邏輯函數(shù)法

在圖2.1所示電路中，根據(jù)對(duì)電路功能的要求“B和C中至少有一個(gè)合上”，可以表示為B+C,“同時(shí)還要求合上A”,可以寫成A·

(B+C)。因此得到圖2.1的邏輯函數(shù):

Y=A·(B+C)(2.1)圖2.2采用邏輯圖表示圖2.1

3.邏輯圖法

邏輯圖是用規(guī)定的圖形符號(hào)來表示邏輯函數(shù)運(yùn)算關(guān)系的網(wǎng)絡(luò)圖形。圖2.2所示為采用邏輯圖表示圖2.1的邏輯功能。

4.卡諾圖法

卡諾圖是一種幾何圖形，用來簡(jiǎn)化邏輯函數(shù)表達(dá)式，并將表達(dá)式化為最簡(jiǎn)形式的工具。后面會(huì)詳細(xì)介紹采用卡諾圖化簡(jiǎn)邏輯表達(dá)式。

5.波形圖法

波形圖是用電平的高、低變化來動(dòng)態(tài)表示邏輯變量值變化的圖形。如果采用波形圖來描述式(2.1)的邏輯函數(shù)，則只需要將表2.1的輸入變量和相應(yīng)的輸出變量取值按時(shí)間順序排列起來，就可以得到所要的波形圖，如圖2.3所示。圖2.3采用波形圖表示圖2.1的邏輯功能

6.點(diǎn)陣圖法

點(diǎn)陣圖法是早期可編程邏輯器件中直觀描述邏輯函數(shù)的一種方法。

7.硬件設(shè)計(jì)語言法

硬件設(shè)計(jì)語言法是采用計(jì)算機(jī)高級(jí)語言來描述邏輯函

數(shù)并進(jìn)行邏輯設(shè)計(jì)的方法，該法應(yīng)用于可編程邏輯器件中。目前應(yīng)用最廣的硬件設(shè)計(jì)語言有ABLE-HDL、VHDL等。

2.2基本邏輯運(yùn)算

2.2.1基本與、或、非運(yùn)算

在邏輯函數(shù)中，與、或、非運(yùn)算是三種最基本的邏輯運(yùn)算。這三種基本的邏輯運(yùn)算可以用圖2.4來表示。圖2.4基本與、或、非說明電路

1.與運(yùn)算

如圖2.4(a)所示，只有A、B開關(guān)同時(shí)閉合的時(shí)候Y燈才亮。只有決定事物結(jié)果的全部條件同時(shí)具備時(shí)，結(jié)果才會(huì)發(fā)生。這種關(guān)系稱為邏輯與。其真值表見表2.2。比如,甲、乙二人同住一個(gè)房間，房門上并掛各自的一把鎖，兩人約定同時(shí)打開各自的一把鎖時(shí)，他們才能進(jìn)入房間。顯然，甲、乙二人單獨(dú)想進(jìn)房間時(shí)，由于另一把

鎖未打開，因而無法進(jìn)入房間。只有兩人同時(shí)打開自己的鎖時(shí)，房門才能打開。這是生活中進(jìn)行邏輯與運(yùn)算的一個(gè)例子。與運(yùn)算的邏輯關(guān)系是：只有邏輯變量A和B同時(shí)為1

時(shí)，邏輯函數(shù)的輸出才為1。用布爾代數(shù)表達(dá)式來描述，可寫為

Y=A·B=AB

（2.2）式中,小圓點(diǎn)“·”表示邏輯變量A和B的與運(yùn)算，又稱邏輯乘。書寫時(shí)小圓點(diǎn)常常省去。工程應(yīng)用中，與運(yùn)算采用邏輯與門電路來實(shí)現(xiàn)，其邏輯符號(hào)如圖2.5所示。對(duì)于多變量的邏輯乘,可以寫成

Y=A·B·C…（2.3）圖2.5與門符號(hào)

2.或運(yùn)算

如圖2.4(b)所示，在決定事物結(jié)果的諸條件中只要有任何一個(gè)滿足，結(jié)果就會(huì)發(fā)生,這種因果關(guān)系叫做邏輯或。其真值表見表2.3?；蜻\(yùn)算的邏輯關(guān)系是：邏輯變量A或B任一為1時(shí)，邏輯函數(shù)的輸出即為1。用布爾代數(shù)表達(dá)式來描述，可寫為

Y=A+B

（2.4）式中,“+”表示變量A和B的或運(yùn)算，又稱邏輯加。工程應(yīng)用中，或運(yùn)算用邏輯或門電路來實(shí)現(xiàn)，其邏輯符號(hào)如圖2.6所示。因此，或運(yùn)算的邏輯圖符采用邏輯或門符號(hào)。對(duì)于多變量的邏輯加,可以寫成

Y=A+B+C…（2.5）圖2.6或門符號(hào)

3.非運(yùn)算

如圖2.4(c)所示,只要某一條件具備了，結(jié)果便不發(fā)生，而此條件不具備時(shí)，結(jié)果一定發(fā)生。這樣的因果關(guān)

系叫做邏輯非。其真值表見表2.4。非運(yùn)算是指某一邏輯函數(shù)的運(yùn)算結(jié)果是邏輯變量的相反狀態(tài)。用布爾代數(shù)表達(dá)式來描述，可寫為

Y=Ａ(2.6)

式中，邏輯變量A上方的短線“－”表示非運(yùn)算。在邏輯圖符中，用小圓圈“?！北硎痉沁\(yùn)算。工程應(yīng)用中，非運(yùn)算用非門(反相器)電路來實(shí)現(xiàn),其邏輯符號(hào)如圖2.7所示。圖2.7非門邏輯符號(hào)2.2.2復(fù)合邏輯運(yùn)算

實(shí)際的邏輯問題往往比與、或、非復(fù)雜得多，不過

它們都可以用與、或、非的組合來實(shí)現(xiàn)。常見的復(fù)合邏

輯運(yùn)算有與非、或非、與或非、異或、同或等。圖2.8給出了這些復(fù)合邏輯運(yùn)算的邏輯符號(hào)，表2.5~表2.9所示是其真值表。在與非邏輯中，將A、B先進(jìn)行與運(yùn)算，然后將結(jié)果求反，最后得到的即為A、B的與非運(yùn)算結(jié)果。因此與非運(yùn)算可看做與運(yùn)算和非運(yùn)算的組合。圖2.8中圖形符號(hào)上的小圓圈表示非運(yùn)算。

在或非邏輯中，將A、B先進(jìn)行或運(yùn)算,然后將結(jié)果求反，最后得到的即為A、B的或非運(yùn)算結(jié)果。因此或非運(yùn)算可看做或運(yùn)算和非運(yùn)算的組合。圖2.8復(fù)合邏輯的圖形符號(hào)和運(yùn)算符號(hào)異或是這樣一種邏輯關(guān)系:當(dāng)A、B不同時(shí)，輸出Y為1；當(dāng)A、B相同時(shí)，輸出Y為0。異或也可以用與、或、非的組合表示，即

同或與異或相反，當(dāng)A、B相同時(shí)，輸出Y為1；當(dāng)A、B不同時(shí)，輸出Y為0。同或也可以寫成與、或、非的組合形式，即

由表2.8和表2.9可知，異或與同或互為反運(yùn)算，即

2.3邏輯代數(shù)的基本定律

1.常量間的運(yùn)算

邏輯代數(shù)中的常量只有0和1，它們間的與、或、非運(yùn)算如表2.10所示。

2.基本定律

根據(jù)基本邏輯運(yùn)算規(guī)則和邏輯變量的取值只能是0或

1特點(diǎn)，可得到邏輯代數(shù)中的一些基本定律，如表2.11

所示。

3.常用恒等式

表2.12是邏輯代數(shù)常用恒等式，它們可用基本定理導(dǎo)出，也可用枚舉法證明。直接應(yīng)用這些等式可極大地方便邏輯函數(shù)的化簡(jiǎn)。

4.邏輯代數(shù)運(yùn)算的基本規(guī)則

1)代入規(guī)則

任何一個(gè)含有變量A的等式，如果將所有出現(xiàn)A的位置都代之以一個(gè)邏輯函數(shù)，則等式仍成立。這個(gè)規(guī)則稱為代入規(guī)則。因?yàn)槿魏我粋€(gè)邏輯函數(shù)，也和任何一個(gè)邏輯變量一樣，只取二元常量0和1，所以代入規(guī)則是正確的。

例如，在B(A+C)=AB+BC中，將所有出現(xiàn)A的地方都代以函數(shù)A+D，則等式仍成立，即得

B［(A+D)+C=B(A+D)+BC=AB+BD+BC

2）反演規(guī)則

根據(jù)德·摩根定律，求一個(gè)邏輯函數(shù)Y的非函數(shù)Y時(shí)，可將Y中的與（·）換成或（+），或（+）換成與（·

），再將原變量換成非變量（如B換成B），非變量換成原變量,并將1換成0,0換成1，那么所得的邏輯函數(shù)式就是Ｙ。這個(gè)規(guī)則叫做反演規(guī)則。利用反演規(guī)則，可以容易地求出一個(gè)函數(shù)的非函數(shù)。但是要注意變換時(shí)要保持原式中先與后或的順序，否則容易出錯(cuò)。例如，求

的非函數(shù)時(shí)，按上述法則，可得

而不能寫成

3)對(duì)偶規(guī)則

Y是一個(gè)邏輯函數(shù)表達(dá)式，如果把Y中的與(·)換成或(+)，或(+)換成與(·),1換成0，0換成1，那么得到一個(gè)新的邏輯函數(shù)式，叫做Y的對(duì)偶式，記做Y′。例如，

Y=(A+B)（A+C）

則

Y′=A·B+AC

變換時(shí)仍需注意保持原式中先與后或的順序。所謂對(duì)偶規(guī)則，是指當(dāng)某個(gè)邏輯恒等式成立時(shí)，則其對(duì)偶式也成立。例如，吸收律A+AB=A+B成立，則它的對(duì)偶式A(A+B)=AB也是成立的。利用對(duì)偶規(guī)則，可從已知公式中得到更多運(yùn)算公式。

2.4邏輯函數(shù)的標(biāo)準(zhǔn)形式

1.最小項(xiàng)的概念及其性質(zhì)

(1)最小項(xiàng)。在n變量的邏輯函數(shù)中，若m是包含n個(gè)因子的乘積項(xiàng)，這n個(gè)變量均以原變量或反變量的形式在m中出現(xiàn)一次，且僅出現(xiàn)一次，則稱m為這組變量的最小項(xiàng)。在最小項(xiàng)中，變量可以是原變量，也可以是反變量，因此，

n個(gè)變量就有2n個(gè)最小項(xiàng)。例如，A、B、C三個(gè)變量的最小項(xiàng)有

共8（即2n）個(gè)最小項(xiàng)。輸入變量的每一組取值都使對(duì)應(yīng)的一個(gè)最小項(xiàng)的邏輯值等于1。例如，在三變量A、B、C的最小項(xiàng)中，當(dāng)A=1，B=1，C=0時(shí)，ABC=1。如果把ABC的取值110看做一個(gè)二進(jìn)制數(shù)，那么它所表示的十進(jìn)制數(shù)就是6。為了今后使用方便，將這個(gè)最小項(xiàng)記做m6，按照這一約定，依次類推，可列出三變量最小項(xiàng)編號(hào)表，如表2.13所示。

(2)最小項(xiàng)的性質(zhì)。從最小項(xiàng)的定義出發(fā)可以證明，最小項(xiàng)具有如下重要性質(zhì):

①在輸入變量的任何取值下必有一個(gè)最小項(xiàng)，而且僅有一個(gè)最小項(xiàng)的值為1。

②全體最小項(xiàng)之和為1。

③任意兩個(gè)最小項(xiàng)的乘積為0。

④具有相鄰性的兩個(gè)最小項(xiàng)之和可以合并成一項(xiàng)并消去一對(duì)因子。若兩個(gè)最小項(xiàng)只有一個(gè)因子不同，則稱這兩個(gè)最小項(xiàng)具有邏輯相鄰性。例如,ABC和ABC兩個(gè)最小項(xiàng)僅第一個(gè)因子不同，所以它們具有邏輯相鄰性。將這兩個(gè)最小項(xiàng)相加時(shí)，定能合并成一項(xiàng)并將一對(duì)不同的因子消去,即

2.邏輯函數(shù)的標(biāo)準(zhǔn)形式

【例2.2】將邏輯函數(shù)展開為最小項(xiàng)之和的形式。解2.5邏輯函數(shù)的幾種表示方法間的相互轉(zhuǎn)換

1.真值表與邏輯函數(shù)的相互轉(zhuǎn)換

【例2.3】已知一個(gè)邏輯函數(shù)的真值表如表2.14所示，試寫出真值表的邏輯函數(shù)式。解由真值表2.14可以看出，只有當(dāng)A、B、

C三個(gè)輸入變量中兩個(gè)同時(shí)為1時(shí)，Y才為1，即輸入變量的取值為以下幾種情況時(shí)，Y將等于1：當(dāng)A=0，B=1，C=1時(shí)，Y=1,可以用邏輯與表示成

ABC=1；同樣可以得到ABC=1，ABC=1，因?yàn)閅=1是這三

種情況之一，所以可以用邏輯或來表示，即得到該真值表的邏輯函數(shù)：因此，由真值表寫出邏輯函數(shù)的一般方法是：

（1）找出真值表是邏輯函數(shù)Y=1的那些輸入變量的取值組合。

（2）每組組合變量作為一個(gè)邏輯與乘積項(xiàng)，其中取值為1的寫入原變量，取值為0的寫入反變量。

（3）將這些乘積項(xiàng)進(jìn)行相加，就可以得到真值表的邏輯函數(shù)。

由邏輯函數(shù)寫出真值表比較簡(jiǎn)單，只要將輸入變量的取值組合逐一代入邏輯函數(shù)求出函數(shù)值，列成表，即可得到真值表。

【例2.4】已知邏輯函數(shù)

求它對(duì)應(yīng)的真值表。

解將A、

B、C的各種取值逐一代入Y中，并將計(jì)算結(jié)果列成表，即可得到例2.4的真值表，如表2.15所示。為避免出錯(cuò)，可將中間結(jié)果列出，再求出Y的值。

2.邏輯函數(shù)與邏輯圖的相互轉(zhuǎn)換

由給定的邏輯函數(shù)轉(zhuǎn)換為相應(yīng)的邏輯圖時(shí)，只要用邏輯圖形符號(hào)代替邏輯函數(shù)中的邏輯運(yùn)算符并按優(yōu)先順序?qū)⑺鼈冞B接起來，就可以得到所求的邏輯圖。

在由給定的邏輯圖轉(zhuǎn)換為對(duì)應(yīng)的邏輯函數(shù)時(shí)，只要從邏輯圖的輸入端到輸出端逐級(jí)寫出每個(gè)圖形符號(hào)的輸出邏輯式，就可以在輸出端得到所求的邏輯函數(shù)。

【例2.5】已知邏輯函數(shù)為

畫出其對(duì)應(yīng)的邏輯圖。

解將式中的與、或、非運(yùn)算符號(hào)用圖形符號(hào)代替，并依據(jù)運(yùn)算的優(yōu)先順序把這些圖形連接起來，得到如圖2.9所示的邏輯圖。圖2.9例2.5的邏輯圖

【例2.6】已知函數(shù)的邏輯圖如圖2.10所示，試求其邏輯函數(shù)。

解從輸入端A、B開始寫出每個(gè)圖形符號(hào)輸出端的邏輯表達(dá)式，最后得到整個(gè)邏輯圖的邏輯函數(shù)為圖2.10例2.6的邏輯圖

3.波形圖與真值表的相互轉(zhuǎn)換

在由已知的邏輯函數(shù)波形圖求對(duì)應(yīng)的真值表時(shí)，首先需要從波形圖上找出每個(gè)時(shí)間段里輸入變量與函數(shù)的取值，然后將這些輸入、輸出取值對(duì)應(yīng)列表，就得到了所求的真值表。

在將真值表轉(zhuǎn)換為波形圖時(shí)，只需要將真值表中所有的輸入變量與對(duì)應(yīng)的輸出變量取值依次排列畫成以時(shí)間為橫軸的波形，就得到了所求的波形圖。

【例2.7】已知邏輯函數(shù)Y在0~t8時(shí)間周期的波形圖如圖2.11所示，試求該邏輯函數(shù)的真值表。

解從Y的波形圖上看，在0~t8

時(shí)間周期中，輸入變量A、B、C所有可能的取值組合均已出現(xiàn)，只要將0~t8區(qū)間每個(gè)時(shí)間段里A、

B、C與Y的取值對(duì)應(yīng)列表，即可得到如表2.16所示的真值表。圖2.11例2.7的波形圖

2.6邏輯函數(shù)的化簡(jiǎn)

2.6.1邏輯函數(shù)最簡(jiǎn)的概念

一個(gè)具體的問題經(jīng)過邏輯抽象得到的邏輯函數(shù)表達(dá)式不一定是最簡(jiǎn)單的邏輯表達(dá)式。在進(jìn)行邏輯運(yùn)算時(shí)往往會(huì)看到，同一個(gè)邏輯函數(shù)可以寫成不同的邏輯表達(dá)式,而這些邏輯表達(dá)式的繁簡(jiǎn)程度往往相差甚遠(yuǎn)。邏輯表達(dá)式越簡(jiǎn)單，它所表示的邏輯關(guān)系越明顯，同時(shí)也有利于用最少的電子器件實(shí)現(xiàn)這個(gè)邏輯函數(shù)。例如，有兩個(gè)邏輯函數(shù):

將它們的真值表列出后可知，它們是同一個(gè)邏輯函數(shù)。顯然,式(2.8)比式(2.7)簡(jiǎn)單得多。式(2.7)和式(2.8)都是由幾個(gè)乘積項(xiàng)相加組成的，我們把這種形式的邏輯式稱為與-或邏輯式，也叫做邏輯函數(shù)的“積之和”形式。(2.7)(2.8)在與-或邏輯式中，若其中包含的乘積項(xiàng)已經(jīng)最少，而且每個(gè)乘積項(xiàng)里的因子也不能再減少，則稱此邏輯函數(shù)式為最簡(jiǎn)形式。

化簡(jiǎn)邏輯函數(shù)的目的就是消去多余的乘積項(xiàng)和每個(gè)乘積項(xiàng)中多余的因子，以得到邏輯函數(shù)的最簡(jiǎn)形式。

一個(gè)邏輯函數(shù)的乘積項(xiàng)少，表明電路所需元器件少，而每個(gè)乘積項(xiàng)中的因子少，表明電路的連線少。這樣不但降低了電路的成本，也提高了設(shè)備的可靠性。所以，化簡(jiǎn)邏輯函數(shù)是邏輯設(shè)計(jì)的重要步驟。在用門電路實(shí)現(xiàn)式(2.8)的邏輯函數(shù)時(shí)，需要使用與門和或門兩種類型的器件。如果只有與非門一種器件，這時(shí)就必須將式(2.8)變換成全部由與非運(yùn)算組成的邏輯式，才能使用與非門實(shí)現(xiàn)這個(gè)邏輯函數(shù)。為此，可利用德·摩根定理將式（2.8）變換成(2.9)式(2.9)的形式稱為與非-與非邏輯式。事實(shí)上，前面對(duì)與或邏輯式最簡(jiǎn)形式的定義，對(duì)其他形式的邏輯式也同樣適用，即函數(shù)式中相加的乘積項(xiàng)不能再減少，而且每項(xiàng)中相乘的因子也不能再減少時(shí)，此函數(shù)式為最簡(jiǎn)形式。由于邏輯代數(shù)的基本公式和常用公式多以與或形式給出，用于化簡(jiǎn)與或邏輯函數(shù)比較方便，所以下面主要討論與或邏輯函數(shù)式的化簡(jiǎn)。有了最簡(jiǎn)與或式以后，再通過公式變換就可以得到其他類型的函數(shù)式。究竟應(yīng)該將函數(shù)式變換成什么形式，要視所用的門電路而定。但必須注意，將最簡(jiǎn)與或式直接變換成其他類型的邏輯式時(shí)，得到的結(jié)果不一定也是最簡(jiǎn)的。

【例2.8】將邏輯函數(shù)

化為與非-與非形式。

解將Y化成標(biāo)準(zhǔn)的與或式，即根據(jù)Y=Y,并利用德·摩根定律得2.6.2代數(shù)化簡(jiǎn)邏輯函數(shù)

代數(shù)法化簡(jiǎn)亦稱公式法化簡(jiǎn)，是指用邏輯代數(shù)定理和恒等式對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)，求最簡(jiǎn)與或表達(dá)式。由于表達(dá)式形式多樣，因此要做到快速化簡(jiǎn)，就要求熟練地掌握并靈活地運(yùn)用前面介紹的邏輯代數(shù)定理和恒等式。下面介紹幾種常用的方法。

1.并項(xiàng)法

并項(xiàng)法是指利用公式A+A=1，將兩項(xiàng)合并為一項(xiàng)，并消去一個(gè)變量。例如:

2.吸收法

吸收法是指利用公式A+AB=A,消去AB項(xiàng)。例如:

3.消因子法消因子法是指利用公式A+AB=A+B,消去多余的因子。例如:

4.消項(xiàng)法

消項(xiàng)法是指利用公式AB+AC+BC=AB+AC，消去多余的乘積項(xiàng)BC。例如:

5.配項(xiàng)法

配項(xiàng)法是指利用公式A+A=1,A+A=A,在原表達(dá)式中增加項(xiàng)，然后再化簡(jiǎn)。例如:

代數(shù)法化簡(jiǎn)邏輯函數(shù)時(shí)，必須綜合運(yùn)用上述技巧以及邏輯代數(shù)定理和恒等式，才能有效地化簡(jiǎn)邏輯函數(shù)。

【例2.9】設(shè)邏輯函數(shù)表達(dá)式為

要求：

(1)畫出原始邏輯表達(dá)式的邏輯圖；

(2)用布爾代數(shù)簡(jiǎn)化邏輯表達(dá)式；

(3)畫出簡(jiǎn)化邏輯表達(dá)式的邏輯圖。

解(1)原始表達(dá)式的邏輯圖如圖2.12（a）所示。圖2.12例2.9的邏輯圖

(2)簡(jiǎn)化過程如下：

(3)簡(jiǎn)化邏輯表達(dá)式的邏輯圖如圖2.12(b)所示，只用了一個(gè)或門。

【例2.10】已知邏輯函數(shù)表達(dá)式為

要求：

(1)簡(jiǎn)化表達(dá)式；

(2)僅用與非門畫出簡(jiǎn)化表達(dá)式的邏輯圖。解(1)簡(jiǎn)化過程如下：

(2)簡(jiǎn)化表達(dá)式的邏輯圖如圖2.13(a)所示。但題目要求僅采用與非門，故需將圖中的非門、與門、或門全部改為與非門。為此需將簡(jiǎn)化后的邏輯表達(dá)式變換成使用與非門的形式，

在此基礎(chǔ)上畫出邏輯圖，如圖2.13(b)所示。圖2.13例2.10的邏輯圖

【例2.11】設(shè)計(jì)一個(gè)邏輯電路，當(dāng)三個(gè)輸入A、

B、C中至少有兩個(gè)為低時(shí)，該電路則輸出為高。

要求：

(1)建立真值表；

(2)由真值表寫出布爾表達(dá)式；

(3)如果可能，簡(jiǎn)化表達(dá)式；

(4)畫出邏輯電路圖。解（1）由于有三個(gè)變量，因此真值表有8種輸入組合。寫出題目要求的輸入變量的組合（至少兩個(gè)輸入量為低），并寫出相應(yīng)的布爾項(xiàng)。每個(gè)布爾項(xiàng)是三變量的積并將其稱為最小項(xiàng)。真值表與所選擇的最小項(xiàng)如表2.17所示。

（2）根據(jù)真值表，可寫出布爾表達(dá)式，它是最小項(xiàng)的和，即與或表達(dá)式：（3）表達(dá)式可進(jìn)一步化簡(jiǎn)，其過程為圖2.14例2.11的簡(jiǎn)化表達(dá)式邏輯圖（4）對(duì)應(yīng)簡(jiǎn)化表達(dá)式的邏輯電路圖如圖2.14所示。2.6.3邏輯函數(shù)的卡諾圖化簡(jiǎn)法

1.邏輯函數(shù)的卡諾圖表示法

圖形化的真值表稱為卡諾圖。那么如何使真值表經(jīng)過圖形化以后成為卡諾圖呢?

(1)把真值表中的n個(gè)變量由左至右分成兩組，第一組變量(包含最左邊變量)的所有組合值安排在最左列，第二組變量的所有組合值安排在最上面一行。

(2)行、列兩組變量的組合值把圖形分成2n個(gè)小方塊，每個(gè)小方塊即為一個(gè)最小項(xiàng)，并使具有邏輯相鄰性的最小項(xiàng)在幾何位置上也具有相鄰性。相應(yīng)的最小項(xiàng)可用變量的標(biāo)準(zhǔn)積來標(biāo)出，也可以用最小項(xiàng)mi來標(biāo)出。

由此構(gòu)成的圖即為卡諾圖，它是以其提出者美國工程師卡諾而命名的。圖2.15~圖2.17分別為二、三、四變量的卡諾圖。圖2.15二變量真值表及卡諾圖圖2.16三變量真值表及卡諾圖圖2.17四變量卡諾圖圖形兩側(cè)標(biāo)注的0和1表示使對(duì)應(yīng)小方格內(nèi)的最小項(xiàng)為1的變量取值。同時(shí)，這些0和1組成的二進(jìn)制所對(duì)應(yīng)的十進(jìn)制數(shù)大小也就是對(duì)應(yīng)最小項(xiàng)的編號(hào)。

為了保證圖中幾何位置相鄰的最小項(xiàng)在邏輯上也具有相鄰性，在制作卡諾圖時(shí)要特別注意變量組合值的排列規(guī)則。其原則是：每行(列)與相鄰行(列）之間的變量組合值中，僅有一個(gè)變量發(fā)生變化(0→1或1→0)。相鄰行(列)是指上下及左右相鄰，也包括緊靠上下兩邊及緊靠左右兩邊的行、列相鄰。因此，從幾何位置上應(yīng)當(dāng)把卡諾圖看成是上下、左右閉合的圖形。

2.邏輯函數(shù)的卡諾圖表示

既然任何一個(gè)邏輯函數(shù)都能表示為若干最小項(xiàng)之和的形式，那么自然也就可以設(shè)法用卡諾圖來表示任意一個(gè)邏輯函數(shù)。具體方法是：首先把邏輯函數(shù)化為最小項(xiàng)之和的形式，然后在卡諾圖上與這些最小項(xiàng)對(duì)應(yīng)的位置填入1，其余位置上填入0，就得到了表示該邏輯函數(shù)的卡諾圖。也就是說，任何一個(gè)邏輯函數(shù)都等于它的卡諾圖中填入1的那些最小項(xiàng)之和。

【例2.12】用卡諾圖表示下列邏輯函數(shù)：

解首先將Y化為最小項(xiàng)之和的形式：然后畫出四變量的卡諾圖，在對(duì)應(yīng)于函數(shù)式中各最小項(xiàng)的位置填入1，其余位置上填入0，即得到該邏輯函數(shù)的卡諾圖，如圖2.18所示。圖2.18例2.12的卡諾圖

3.用卡諾圖化簡(jiǎn)邏輯函數(shù)

利用卡諾圖化簡(jiǎn)邏輯函數(shù)的方法稱為卡諾圖化簡(jiǎn)法或圖形化簡(jiǎn)法?；?jiǎn)的基本方法是合并相鄰最小項(xiàng)，并消去不同的因子。從卡諾圖的結(jié)構(gòu)可知，由于卡諾圖上幾何位置相鄰與邏輯上的相鄰性是一致的，因而相鄰小方塊所對(duì)應(yīng)的最小項(xiàng)只有一個(gè)變量發(fā)生變化，其余取值相同。因此，利用公式AB+AB=A可把卡諾圖上相鄰小方塊所對(duì)應(yīng)的最小項(xiàng)合并為一個(gè)乘積項(xiàng)，并消去互補(bǔ)的變量。

(1)合并最小項(xiàng)的規(guī)則。

①若2個(gè)最小項(xiàng)相鄰，則可合并為一項(xiàng)并消去一對(duì)因子。合并后的結(jié)果中只剩下公共因子。

②若4個(gè)最小項(xiàng)相鄰并排列成一個(gè)矩形(或正方形）組，則可合并為一項(xiàng)并消去兩對(duì)因子。合并后的結(jié)果中只包含公共因子。

③若8個(gè)最小項(xiàng)相鄰并排列成一個(gè)矩形(或正方形)組，則可合并為一項(xiàng)并消去三對(duì)因子。合并后的結(jié)果中只包含公共因子。圖2.19相鄰最小項(xiàng)合并舉例例如，已知某四變量的卡諾圖如圖2.19所示。m5、m7、m13和m15是4個(gè)邏輯值為1的相鄰最小項(xiàng)，合并后得到可見，合并后消去了A和A、C和C兩對(duì)因子，只剩下公共因子B和D。同理，m0~m7是8個(gè)邏輯值為1的相鄰最小項(xiàng)，合并后結(jié)果為A。至此,可以歸納出合并最小項(xiàng)的一般規(guī)則是:如果有2n(n=1，2，…)個(gè)最小項(xiàng)相鄰并排列成一個(gè)矩形組，則它們可以合并為一項(xiàng)，并消去n對(duì)因子，合并后的結(jié)果中僅包含這些最小項(xiàng)的公共因子。

(2)卡諾圖化簡(jiǎn)法的步驟。

①將函數(shù)化為最小項(xiàng)之和的形式。

②畫出表示該邏輯函數(shù)的卡諾圖。

③找出可以合并的最小項(xiàng)(畫方格圈)。

④得到化簡(jiǎn)后的乘積項(xiàng)及其或的結(jié)果。（3）方格圈的選取原則如下：

①用卡諾圖化簡(jiǎn)邏輯函數(shù)時(shí)，每一個(gè)最小項(xiàng)(也就是填有1的小方塊）必須被圈，不能遺漏。

②某一個(gè)最小項(xiàng)可以多次被圈，但每次被圈時(shí)，圈內(nèi)至少包含一個(gè)新的最小項(xiàng)。

③圈越大，則消去的變量越多，合并項(xiàng)越簡(jiǎn)單。圈內(nèi)小方塊的個(gè)數(shù)應(yīng)是N=2i(i=0,1,2,…)。④合并時(shí)應(yīng)檢查是否最簡(jiǎn)，即在保證乘積項(xiàng)最少的前提下，各乘積項(xiàng)變量的因子應(yīng)最少。在卡諾圖上乘積項(xiàng)最少也就是可合并的最小項(xiàng)組成的方格圈數(shù)目最少，而各乘積項(xiàng)的因子最少也就是每個(gè)可合并的最小項(xiàng)方格圈中應(yīng)包含盡可能多的最小項(xiàng)。

⑤有時(shí)用圈0的方法更簡(jiǎn)便，但得到的化簡(jiǎn)結(jié)果是原函數(shù)的反函數(shù)。

【例2.13】用卡諾圖化簡(jiǎn)法將下式化為最簡(jiǎn)與或函

數(shù)式。

解首先畫出表示函數(shù)Y的卡諾圖，如圖2.20所示。圖2.20例2.13的卡諾圖其次，找出可以合并的最小項(xiàng)。將可以合并的最小項(xiàng)圈出，由圖2.20(a)和(b)可見，有兩種合并最小項(xiàng)的方案。如果按圖2.20(a)所示合并，得到最小項(xiàng):

按圖2.20(b)所示合并，得到最小項(xiàng):

兩個(gè)化簡(jiǎn)結(jié)果都符合最簡(jiǎn)與或式的標(biāo)準(zhǔn)，因此有時(shí)一個(gè)邏輯函數(shù)的化簡(jiǎn)結(jié)果不是唯一的。

【例2.14】用卡諾圖化簡(jiǎn)法將下式化為最簡(jiǎn)與或函

數(shù)式。

解首先畫出表示函數(shù)Y的卡諾圖，如圖2.21所示。圖2.21例2.14的卡諾圖事實(shí)上，在填寫Y的卡諾圖時(shí)，并不一定要將Y化為最小項(xiàng)之和的形式。例如，式中AD項(xiàng)，在填寫Y的卡諾圖時(shí)可以直接在卡諾圖上對(duì)應(yīng)A=0,D=1的空格里填入1。按照這種方法，就可以省去將Y化為最小項(xiàng)之和這一步驟。

然后，把可以合并的最小項(xiàng)圈出，得到最簡(jiǎn)與或函數(shù)式為

4.具有無關(guān)項(xiàng)的邏輯函數(shù)及其化簡(jiǎn)

對(duì)應(yīng)任意一組輸入變量值，邏輯函數(shù)都有確定的輸出，或?yàn)?，或?yàn)?。若有n個(gè)輸入變量，則其共有2n個(gè)輸入變量的組合值。然而，在實(shí)際情況中會(huì)遇到這樣的邏輯函數(shù):它有n個(gè)輸入變量，但函數(shù)值僅取決于其中的K個(gè)組合值，而與2n－K個(gè)組合值無關(guān)。有兩種情況可使這2n－K個(gè)組合值(最小項(xiàng))不能給函數(shù)的輸出以確定值：其一是輸入變量的這2n－K個(gè)組合值(最小項(xiàng))在該邏輯函數(shù)中不會(huì)出現(xiàn)或不允許出現(xiàn)；其二是這2n－K個(gè)組合值(最小項(xiàng))出現(xiàn)時(shí),對(duì)函數(shù)的輸出值沒有影響。例如，用8421BCD碼表示十進(jìn)制的10個(gè)數(shù)字符號(hào)時(shí)，只有0000，0001，…，1001等10種組合有效，而1010~1111這六種組合是不會(huì)出現(xiàn)的。如果用A、B、C、D表示8421BCD碼,則

是與這種編碼無關(guān)的組合。再如，計(jì)算器的加法、減法、乘法三種運(yùn)算(分別用A、B、C表示)在任何時(shí)候只允許進(jìn)行一種操作，不允許兩種或三種操作同時(shí)進(jìn)行，即只能是000、001、010、100四種情況之一，而

是被禁止的，這就是說A、B、C是一組具有約束的變量。一般把邏輯函數(shù)的輸出位中不會(huì)出現(xiàn)或不允許出現(xiàn)的最小項(xiàng)稱為約束項(xiàng)。

有時(shí)還會(huì)遇到在輸入變量的某些取值下邏輯函數(shù)的輸出值為0和1皆可的情況，這時(shí)不影響電路的功能。在這些變量取值下，其值等于1的那些最小項(xiàng)稱為任意項(xiàng)。

在存在約束項(xiàng)的情況下，由于約束項(xiàng)的位始終等于0，所以既可以把約束項(xiàng)寫進(jìn)邏輯函數(shù)式中，也可以把約束項(xiàng)從邏輯函數(shù)中刪除而不影響函數(shù)值。同樣，既可以把任意項(xiàng)寫入函數(shù)式，也可以不寫進(jìn)去。因?yàn)檩斎胱兞康娜≈凳惯@些任意項(xiàng)為1時(shí)，函數(shù)值是1還是0無關(guān)緊要。在填卡諾圖時(shí)，無關(guān)項(xiàng)的小方塊用X表示。在化簡(jiǎn)邏輯函數(shù)時(shí)既可以認(rèn)為它是1，也可以認(rèn)為它是0。在利用卡諾圖化簡(jiǎn)具有無關(guān)項(xiàng)的邏輯函數(shù)時(shí)，如果能合理利用這些無關(guān)項(xiàng)，則一般都可以得到更加簡(jiǎn)單的結(jié)果。合并最小項(xiàng)時(shí)，究竟是把卡諾圖上的X作為1(即認(rèn)為函數(shù)式中包含了這個(gè)最小項(xiàng))還是作為0(即認(rèn)為函數(shù)式中不包含這個(gè)最小項(xiàng))對(duì)待，應(yīng)以得到的相鄰最小項(xiàng)矩形組合最大、而矩形組合的數(shù)目最少為原則。

【例2.15】化簡(jiǎn)具有約束項(xiàng)的邏輯函數(shù)：約束條件為解畫出函數(shù)Y的卡諾圖，如圖2.22所示。圖2.22例2.15的卡諾圖由圖2.22可見，若將其中的約束項(xiàng)m3、

m7看成1，將

m8看成0，則可將m2、m3、m6、m7、m10、m11、

m14和

m15合并為C，將m1、m3、m5和m7合并為AD，于是得

【例2.16】試化簡(jiǎn)邏輯函數(shù):已知約束條件為m1+m5=0。解首先畫出函數(shù)Y的卡諾圖，如圖2.23所示。由圖2.23可見，將X作為0處理，用圈0較方便，但化簡(jiǎn)結(jié)果得到的是Y，即Y=AD,則

Y=A+D

圖2.23例2.16的卡諾圖第3章組合邏輯電路3.1集成邏輯門3.2組合邏輯電路的分析與設(shè)計(jì)3.3組合邏輯模塊及其應(yīng)用3.4組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)

3.1集成邏輯門

在數(shù)字電路中，只要能明確區(qū)分高電平和低電平兩個(gè)狀態(tài)即可，所以，高電平和低電平都允許有一定的范圍，如圖3.1所示。因此，數(shù)字電路對(duì)元器件參數(shù)的精度要求比模擬電路要低一些。二極管和三極管是各種門電路的主要器件，而且它們都工作在開關(guān)狀態(tài)。為了能更好地了解門電路的工作特性，必須要先了解二極管和三極管工作在開關(guān)狀態(tài)下的特性。圖3.1電路邏輯3.1.1

TTL邏輯門電路

1.二極管與門電路

圖3.2(a)所示為二輸入端的與門電路，圖(b)為其邏輯符號(hào)，設(shè)輸入高電平UIH=3V,低電平UIL=0V，二極管的正向壓降UD=0.7V。下面分析該電路的邏輯功能。

當(dāng)輸入A=B=0V時(shí)，二極管VD1和VD2都導(dǎo)通，輸出Y=0.7V，為低電平；當(dāng)輸入A=0V,B=3V時(shí)，VD1優(yōu)先導(dǎo)通，輸出Y=0.7V，使VD2反向截止；同理，當(dāng)輸入A=3V,B=0V時(shí)，輸出Y=0.7V，使VD1反向截止；當(dāng)輸入A=B=3V時(shí)，二極管VD1和VD2同時(shí)導(dǎo)通，輸出Y=3.7V，為高電平。圖3.2二極管與門的工作原理上述輸入/輸出邏輯電平關(guān)系如表3.1所示。由表3.1可看出,當(dāng)輸入A、B中有低電平時(shí)，輸出Y為低電平；只有當(dāng)輸入A、B都為高電平時(shí)，輸出Y才為高電平。若高電平用邏輯1表示，低電平用邏輯0表示，則表3.1可寫成表3.2所示的真值表。表3.2中的A、B為輸入變量，Y為輸出邏輯函數(shù)。與門的輸出邏輯表達(dá)式為

Y=A·B

（3.1）

與門電路的輸入/輸出波形如圖3.2(c)所示,與門用于實(shí)現(xiàn)與邏輯運(yùn)算。

2.二極管或門電路

圖3.3(a)所示為二輸入端的或門電路，圖(b)為其邏輯符號(hào)。由圖3.3(a)可知,當(dāng)輸出A、B中有一個(gè)為高電平3V時(shí)，輸出Y便為高電平2.3V；只有當(dāng)輸入A、B都為低電平0V時(shí)，輸出Y才為0V。因此，或門電路輸入/輸出邏輯電平關(guān)系如表3.3所示，其真值表如表3.4所示。由表3.4可知，當(dāng)輸入A、

B中有高電平1時(shí)，輸出Y便為高電平1；只有當(dāng)輸入A、B都為低電平0時(shí)，輸出Y才為低電平0?；蜷T的輸出邏輯表達(dá)式為

Y=A+B（3.2）圖3.3二極管或門的工作原理

3.三極管非門電路

圖3.4(a)所示為非門電路，圖(b)為其邏輯符號(hào)。由

圖3.4(a)可知,當(dāng)輸入A為低電平0時(shí)，基射級(jí)間的電壓

UBE<0V，此時(shí)，三極管V截止，輸出Y為高電平1；當(dāng)輸入A為高電平1時(shí)，合理選擇電阻R1和R2，使三極管V工作在飽和狀態(tài)，輸出Y為低電平0。其真值表如表3.5所示。圖3.4二極管與門的工作原理非門的輸出邏輯表達(dá)式為

Y=A

(3.3)

由于非門的輸出信號(hào)和輸入信號(hào)的相位相反，故非門又稱為反相器。非門電路的輸入和輸出波形如圖3.4(c)所示。非門用于實(shí)現(xiàn)非邏輯運(yùn)算。

4.與非門電路

圖3.5(a)所示為與非門電路，圖(b)為其邏輯符號(hào)。該電路是在二極管與門的輸出端級(jí)聯(lián)一個(gè)非門后組成的。其邏輯功能是依靠與門的輸出信號(hào)控制非門的工作來實(shí)現(xiàn)的。與非門的真值表如表3.6所示。由表3.6可看出,與非門的邏輯功能為：當(dāng)輸入A、B中有低電平0時(shí)，輸出Y為高電平1；只有當(dāng)輸入A、B全為高電平1時(shí)，輸出Y才為低電平0。其輸出邏輯表達(dá)式為

Y=A·B

(3.4)圖3.5與非門電路及其邏輯符號(hào)

5.或非門電路

圖3.6(a)所示為或非門電路，圖(b)為其邏輯符號(hào)。該電路是在一個(gè)或門的輸出端級(jí)聯(lián)一個(gè)非門后組成的。其邏輯功能是依靠或門的輸出信號(hào)控制非門的工作來實(shí)現(xiàn)的。或非門的真值表如表3.7所示。由表3.7可看出，或非門的

邏輯功能為：當(dāng)輸入A、

B中有高電平1時(shí)，輸出Y為低電平0；只有當(dāng)輸入全為低電平0時(shí)，輸出Y才為高電平1。其輸出邏輯表達(dá)式為

Y=A+B(3.5)圖3.6或非門電路及其邏輯符號(hào)3.1.2

TTL集成邏輯門電路

TTL集成邏輯門電路是晶體管-晶體管邏輯門電路的簡(jiǎn)稱,它主要由雙極型三極管組成。由于TTL集成電路的生產(chǎn)工藝成熟，因此產(chǎn)品參數(shù)穩(wěn)定,工作可靠,開關(guān)速度高，獲得了廣泛的應(yīng)用。下面以CT74S肖特基系列與非門為例討論其邏輯功能與電氣特性，然后介紹其他功能的TTL電路。

1.TTL與非門

1)電路結(jié)構(gòu)

圖3.7(a)所示為CT74S肖特基系列TTL(又稱STTL系列)與非門，圖3.7(b)為其邏輯符號(hào)。該電路主要由輸入級(jí)、中間倒相級(jí)和輸出級(jí)三部分組成。輸入級(jí)由多發(fā)射極三極管V1和V2組成。多發(fā)射極三極管的三個(gè)發(fā)射結(jié)為三個(gè)PN結(jié)。因此，輸入級(jí)用于實(shí)現(xiàn)與邏輯功能。VD1、VD2、VD3為輸入鉗位二極管，用于抑制輸入端出現(xiàn)的負(fù)極性干擾。當(dāng)輸入負(fù)極性干擾電壓大于鉗位二極管的正向?qū)妷簳r(shí)，二極管導(dǎo)通，輸入端的負(fù)向電壓被鉗制在二極管的正向?qū)妷海?.7V以上。這不但抑制了輸入端的負(fù)極性干擾，而且對(duì)V1還有保護(hù)作用。中間倒相級(jí)由V2、R2

和V6、RB、RC組成。V2的集電極和發(fā)射極同時(shí)輸出兩個(gè)邏輯電平相反的信號(hào)，用以驅(qū)動(dòng)

V3和V5。

輸出級(jí)由V3、V4、R4、R5和V5組成。輸出級(jí)采用了達(dá)林頓結(jié)構(gòu)，V3和V4組成的復(fù)合管降低了輸出高電平時(shí)的輸出電阻，提高了電路帶負(fù)載的能力。圖3.7

CT74S系列與非門及其邏輯符號(hào)

2）工作原理

當(dāng)輸入端A、

B、C中有一個(gè)或數(shù)個(gè)為低電平UIL=0.3V時(shí)，電源UCC經(jīng)R1向V1提供基極電流，輸入端接低電平0.3V的發(fā)射結(jié)導(dǎo)通，V1基極電壓UB1=UBE+UIL=0.7V+0.3V=1V，而要使V1集電結(jié)、V2和V5發(fā)射結(jié)導(dǎo)通，UB1應(yīng)不小于1.8V（抗飽和三極管輸出極間的正向壓降為0.4V左右)。因此，V2和V5截止。這時(shí)V2集電極電壓UC2為高電平，UC2=UCC－iB3，R2≈UCC=5V，使V3、V4導(dǎo)通，輸出UO

為高電平UOH，其值為由于V2截止，使V1集電極等效電阻非常大，因此，

V1工作在深飽和狀態(tài)，UCE1=UCE1(sat)≈0.1V，這時(shí)UB2=U1+UCE1(sat)≈0.3+0.1=0.4V。

當(dāng)輸入A、

B、C都為高電平3.6V時(shí)，電源UCC經(jīng)R1

和V1的集電結(jié)向V2提供較大的基極電流，使V2和V5工作在飽和導(dǎo)通狀態(tài)，輸出UO為低電平UOL，其值為這時(shí)V1基極電壓UB1上升為V1集電結(jié)電壓、V2和V5發(fā)射結(jié)正向電壓的和，即由于V1發(fā)射極電壓為3.6V，集電極電壓UC1=UBE2+UBE5=1.4V，因此，發(fā)射結(jié)為反偏，集電結(jié)為正偏，使V1工作在倒置狀態(tài)，電流放大倍數(shù)很小，通常小于0.02。因V2和V5都工作在飽和狀態(tài)，所以V2集電極電壓為綜上所述，對(duì)圖3.7(a)所示的電路，如高電平用1表示，低電平用0表示，則可列出表3.8所示的真值表。由表