數(shù)字電路與邏輯設(shè)計(jì)課件：集成觸發(fā)器

集成觸發(fā)器4.1基本RS觸發(fā)器4.2鐘控觸發(fā)器4.3主從觸發(fā)器和邊沿觸發(fā)器4.4觸發(fā)器的邏輯符號及時(shí)序圖4.1基本RS觸發(fā)器4.1.1基本RS觸發(fā)器的電路結(jié)構(gòu)及工作原理（a）邏輯電路（b）邏輯符號圖4-1-1低電平有效的基本RS觸發(fā)器

基本RS觸發(fā)器是構(gòu)成各種功能觸發(fā)器的基本單元，所以稱為基本觸發(fā)器。它可以用兩個(gè)與非門或兩個(gè)或非門交叉耦合構(gòu)成。圖4-1(a)是用兩個(gè)與非門構(gòu)成的基本RS觸發(fā)器，它有兩個(gè)互補(bǔ)輸出端Q和Q，一般用Q端的邏輯值來表示觸發(fā)器的狀態(tài)。Q=1，Q=0時(shí)，稱觸發(fā)器處于1狀態(tài)；Q=0,Q=1時(shí)，稱觸發(fā)器處于0狀態(tài)。RD、SD為觸發(fā)器的兩個(gè)輸入端(或稱激勵(lì)端)。當(dāng)輸入信號RD、SD不變化(即RDSD=11)時(shí)，該觸發(fā)器必定處于Q=1或Q=0的某一狀態(tài)保持不變，所以它是具有兩個(gè)穩(wěn)定狀態(tài)的雙穩(wěn)態(tài)觸發(fā)器。

當(dāng)輸入信號變化時(shí)，觸發(fā)器可以從一個(gè)穩(wěn)定狀態(tài)轉(zhuǎn)換到另一個(gè)穩(wěn)定狀態(tài)。我們把輸入信號作用前的觸發(fā)器狀態(tài)稱為現(xiàn)在狀態(tài)(簡稱現(xiàn)態(tài))，用Qn和Qn(或Q、Q)表示，把在輸入信號作用后觸發(fā)器所進(jìn)入的狀態(tài)稱為下一狀態(tài)(簡稱次態(tài))，用Qn+1和Qn+1表示。下面對圖4-1-1（a）所示的基本RS觸發(fā)器的工作過程分四種情況討論：①當(dāng)RD=0，SD=1時(shí)，無論觸發(fā)器原來處于什么狀態(tài)，其次態(tài)一定為0，即Qn+1=0，Qn+1=1，稱觸發(fā)器處于置0(復(fù)位)狀態(tài)。②當(dāng)RD=1，SD=0時(shí)，無論觸發(fā)器原來處于什么狀態(tài)，其次態(tài)一定為1，即Qn+1=1，Qn+1=0，稱觸發(fā)器處于置1(置位)狀態(tài)。③當(dāng)RD=1，SD=1時(shí)，觸發(fā)器狀態(tài)不變，即Qn+1=Qn，Qn+1=Qn，稱觸發(fā)器處于保持(記憶)狀態(tài)。④當(dāng)RD=0，SD=0時(shí)，兩個(gè)與非門輸出均為1(高電平)，此時(shí)破壞了觸發(fā)器的互補(bǔ)輸出關(guān)系，而且當(dāng)RD、SD同時(shí)從0變化為1時(shí)，由于門的延遲時(shí)間不一致，使觸發(fā)器的次態(tài)不確定，即Qn+1=?，這種情況是不允許的。因此規(guī)定輸入信號RD、SD不能同時(shí)為0，它們應(yīng)遵循RD+SD=1的約束條件。

從以上分析可見，基本RS觸發(fā)器具有置0、置1和保持的邏輯功能，通常SD稱為置1端或置位(SET)端，RD稱為置0或復(fù)位(RESET)端，因此該觸發(fā)器又稱為置位—復(fù)位(Set-Reset)觸發(fā)器或RDSD觸發(fā)器，其邏輯符號如圖4-1(b)所示。因?yàn)樗且訰D和SD為低電平時(shí)被清0和置1的，所以稱RD、SD低電平有效，且在圖4-1-1(b)中RD、SD的輸入端加有小圓圈。用或非門構(gòu)成的基本RS觸發(fā)器的邏輯電路圖和邏輯符號分別如圖4-1-2(a)和(b)所示。其工作原理可以用真值表4-1-1表示。從表中可以看出該RS觸發(fā)器是高電平有效的基本RS觸發(fā)器。其不允許輸入是RD、SD兩個(gè)輸入端不能同時(shí)為1，否則，當(dāng)RD、SD從同時(shí)為1到同時(shí)為0變化時(shí)，由于兩個(gè)與非門延遲時(shí)間的不確定性，導(dǎo)致觸發(fā)器的次態(tài)無法確定。故兩個(gè)或非門構(gòu)成的基本RS觸發(fā)器的輸入端應(yīng)遵循RDSD=0（不能同時(shí)為1）的約束條件。本書中如無特殊說明，所說的基本RS觸發(fā)器指的是圖4-1-1(a)所示由兩個(gè)與非門構(gòu)成的。

（a）邏輯電路（b）邏輯符號圖4-1-2高電平有效的基本RS觸發(fā)器表4-1-1真值表4.1.2基本RS觸發(fā)器的功能描述1.狀態(tài)轉(zhuǎn)移真值表(狀態(tài)表)

將觸發(fā)器的次態(tài)Qn+1與現(xiàn)態(tài)Qn、輸入信號之間的邏輯關(guān)系用表格形式表示出來，這種表格就稱為狀態(tài)轉(zhuǎn)移真值表，簡稱狀態(tài)表。根據(jù)以上分析，圖4-1-1(a)基本RS觸發(fā)器的狀態(tài)轉(zhuǎn)移真值表如表4-1-2(a)所示，表4-1-2(b)是它的簡化表。它們與組合電路的真值表相似，不同的是觸發(fā)器的次態(tài)Qn+1不僅與輸入信號有關(guān)，還與它的現(xiàn)態(tài)Qn有關(guān)，這正體現(xiàn)了時(shí)序電路的特點(diǎn)。表4-1-2基本RS觸發(fā)器狀態(tài)轉(zhuǎn)移真值表圖4-1-3基本RS觸發(fā)器次態(tài)K圖2.特征方程(狀態(tài)方程)

描述觸發(fā)器邏輯功能的函數(shù)表達(dá)式稱為特征方程或狀態(tài)方程。對圖4-1-3次態(tài)卡諾圖化簡，可以求得基本RS觸發(fā)器的特征方程為(約束條件)特征方程中的約束條件表示RD和SD不允許同時(shí)為0，即RD和SD總有一個(gè)為1。3.狀態(tài)轉(zhuǎn)移圖(狀態(tài)圖)與激勵(lì)表

狀態(tài)轉(zhuǎn)移圖是用圖形方式來描述觸發(fā)器的狀態(tài)轉(zhuǎn)移規(guī)律。圖4-1-4為基本RS觸發(fā)器的狀態(tài)轉(zhuǎn)移圖。圖中兩個(gè)圓圈分別表示觸發(fā)器的兩個(gè)穩(wěn)定狀態(tài)，箭頭表示在輸入信號作用下狀態(tài)轉(zhuǎn)移的方向，箭頭旁的標(biāo)注表示轉(zhuǎn)移條件。激勵(lì)表(也稱驅(qū)動(dòng)表)是表示觸發(fā)器由當(dāng)前狀態(tài)Qn轉(zhuǎn)至確定的下一狀態(tài)Qn+1時(shí)，對輸入信號的要求?；綬S觸發(fā)器的激勵(lì)表如表4-1-3所示。圖4-1-4低電平有效的基本RS觸發(fā)器狀態(tài)圖表4-1-3低電平有效的基本RS觸發(fā)器的激勵(lì)表QnQn+1RDSD00011011×110011×4.時(shí)序圖時(shí)序圖是觸發(fā)器的工作波形圖，它反映了觸發(fā)器的輸出狀態(tài)在輸入信號作用下隨時(shí)間變化的規(guī)律，是實(shí)驗(yàn)中可觀察到的波形。圖4-1-5是低電平有效的基本RS觸發(fā)器的時(shí)序圖，圖中虛線部分表示狀態(tài)不確定。圖4-1-5低電平有效的基本RS觸發(fā)器時(shí)序圖4.1.3基本RS觸發(fā)器的應(yīng)用舉例基本RS觸發(fā)器雖然電路相當(dāng)簡單，但有很廣泛的使用，圖4-1-6是常用于消除開關(guān)抖動(dòng)的電路。我們通常使用的開關(guān)一般是靠機(jī)械觸點(diǎn)實(shí)現(xiàn)開關(guān)的合上和斷開的，由于機(jī)械觸點(diǎn)存在彈性，因此，當(dāng)開關(guān)閉合的時(shí)候，會產(chǎn)生抖動(dòng)，反映在電信號上將產(chǎn)生不規(guī)則高低交替變化的信號，如圖4-1-6(a)所示。

當(dāng)我們希望開關(guān)一次動(dòng)作輸出一個(gè)低脈沖時(shí)，用低電平有效的基本RS觸發(fā)器實(shí)現(xiàn)這個(gè)功能的電路如圖4-1-6（b）所示。該電路的工作過程是，開關(guān)默認(rèn)動(dòng)端（箭頭端）是放在觸點(diǎn)2的位置，當(dāng)開關(guān)動(dòng)端從觸點(diǎn)2到觸點(diǎn)1，再從觸點(diǎn)1回到觸點(diǎn)2表示開關(guān)的一次動(dòng)作。消抖電路的工作原理是：（1）開關(guān)默認(rèn)狀態(tài)下，基本RS觸發(fā)器輸入SD=0，RD通過電阻R1接電源VCC使RD=1，觸發(fā)器Q輸出為1；（2）當(dāng)開關(guān)動(dòng)端從觸點(diǎn)2到觸點(diǎn)1時(shí)，RD=0，SD通過電阻R2接電源VCC使SD=1，Q輸出為0。此時(shí)，盡管在RD端會產(chǎn)生抖動(dòng)，但動(dòng)端是在觸點(diǎn)1和懸空之間抖動(dòng)，即觸發(fā)器輸入SD=1，RD=0(接觸觸點(diǎn)1)或1(由于抖動(dòng)懸空)，輸出Q固定為0狀態(tài)(清零或保持0)，這樣就消除了開關(guān)的抖動(dòng)影響。（3）同（2），當(dāng)開關(guān)動(dòng)端從觸點(diǎn)1回到觸點(diǎn)2時(shí)，由于RD=1，SD=0或1，觸發(fā)器輸出Q固定為1狀態(tài)(置1或保持1)，從而消除抖動(dòng)影響。注意，圖中電阻和稱為上拉電阻，一般取值為1-10KΩ。

（a）開關(guān)抖動(dòng)（b）基本RS觸發(fā)器消抖電路圖4-1-6消抖開關(guān)電路RS觸發(fā)器在控制領(lǐng)域應(yīng)用也較多，在許多控制應(yīng)用中，我們常常需要在某些條件下設(shè)置一個(gè)標(biāo)志，而在條件改變時(shí)復(fù)位該標(biāo)志，因?yàn)橐粋€(gè)標(biāo)志清0和置1的條件經(jīng)常是不同時(shí)成立的，所以可以用基本RS觸發(fā)器實(shí)現(xiàn)。4.2鐘控觸發(fā)器4.2.1鐘控RS觸發(fā)器

（a）邏輯電路

（b）邏輯符號圖4-2-1

鐘控RS觸發(fā)器邏輯電路和邏輯符號表4-2-1鐘控RS觸發(fā)器狀態(tài)表表4-2-2鐘控RS觸發(fā)器激勵(lì)表同理可得出當(dāng)Clk=1時(shí)鐘控RS觸發(fā)器的狀態(tài)表和激勵(lì)表分別如表4-2-1和表4-2-2所示。鐘控RS觸發(fā)器的狀態(tài)圖和時(shí)序圖分別如圖4-2-2（a）和（b）所示。從波形圖（b）可以看出，鐘控RS觸發(fā)器當(dāng)輸入R和S從同時(shí)為1（不允許輸入）到同時(shí)為0（保持）時(shí)，觸發(fā)器狀態(tài)輸出Q由于內(nèi)部邏輯門延遲的不確定而處于不確定狀態(tài)。圖4-2-2鐘控RS觸發(fā)器狀態(tài)圖和時(shí)序波形圖4.2.2鐘控D觸發(fā)器鐘控D觸發(fā)器僅使用一個(gè)輸入信號D，如圖4-2-3所示。Clk=1有效時(shí)，，代入基本RS觸發(fā)器的特征方程式中可得到鐘控D觸發(fā)器的特征方程為約束條件

恒成立，即鐘控D觸發(fā)器輸入無約束條件。鐘控D觸發(fā)器的狀態(tài)表見表4-2-3，狀態(tài)圖和時(shí)序圖如圖4-2-4所示。（a）邏輯電路

（b）邏輯符號圖4-2-3鐘控D觸發(fā)器邏輯電路和邏輯符號表4-2-3鐘控D觸發(fā)器的狀態(tài)表

（a）狀態(tài)圖

（b）時(shí)序圖

圖4-2-4鐘控D觸發(fā)器狀態(tài)圖和時(shí)序圖鐘控D觸發(fā)器在時(shí)鐘信號作用下，其次態(tài)Qn+1始終和輸入端D一致，因此常把D觸發(fā)器稱為數(shù)據(jù)鎖存器或延遲（Delay）觸發(fā)器，輸入端D也稱為數(shù)據(jù)輸入端。在后面介紹邊沿觸發(fā)D觸發(fā)器時(shí)更能體會到D觸發(fā)器的這一特點(diǎn)。4.2.3鐘控JK觸發(fā)器鐘控JK觸發(fā)器同樣是在基本RS觸發(fā)器的基礎(chǔ)上構(gòu)成的，其邏輯電路和邏輯符號分別如圖4-2-5所示。

（a）邏輯電路（b）邏輯符號圖4-2-5鐘控JK觸發(fā)器邏輯電路和邏輯符號從圖中可見，當(dāng)Clk=0時(shí)，觸發(fā)器維持原狀態(tài)不變。當(dāng)Clk=1時(shí)，代入基本RS觸發(fā)器的特征方程式(4-1-1)中可得鐘控JK觸發(fā)器特征方程為它也避免了輸入約束條件的出現(xiàn)。同理可得出在Clk=1時(shí)，鐘控JK觸發(fā)器的狀態(tài)表和激勵(lì)表分別如表4-2-4所示和表4-2-5所示。表4-2-4JK觸發(fā)器狀態(tài)表表4-2-5JK觸發(fā)器激勵(lì)表圖4-2-6JK觸發(fā)器狀態(tài)圖鐘控JK觸發(fā)器的狀態(tài)圖如圖4-2-6所示。

4.2.4鐘控T觸發(fā)器鐘控T觸發(fā)器可以由鐘控JK觸發(fā)器電路簡單演變而成，在圖4-2-5（a）中，將輸入端J和K連接在一起，并接到外部輸入T上，即令J=K=T，可得鐘控T觸發(fā)器。當(dāng)時(shí)鐘信號Clk=1時(shí)，鐘控T觸發(fā)器的特征方程為同理可得出鐘控T觸發(fā)器在Clk=1時(shí)的狀態(tài)表和激勵(lì)表分別如表4-2-6和表4-2-7所示，狀態(tài)圖如圖4-2-7所示。表4-2-6鐘控T觸發(fā)器狀態(tài)表表4-2-7鐘控T觸發(fā)器激勵(lì)表圖4-2-7鐘控T觸發(fā)器狀態(tài)圖圖4-2-8鐘控T觸發(fā)器邏輯符號

如果將鐘控T觸發(fā)器的輸入端T固定接至高電平(邏輯1)，則可以構(gòu)成一個(gè)僅具有翻轉(zhuǎn)功能的觸發(fā)器，稱為T’觸發(fā)器或計(jì)數(shù)觸發(fā)器，其特征方程為

4.2.5鐘控觸發(fā)器存在的空翻現(xiàn)象以上介紹的鐘控觸發(fā)器其觸發(fā)方式均為電平（位）觸發(fā)，即觸發(fā)器的時(shí)鐘信號為規(guī)定的有效邏輯電平時(shí)，輸入信號才能被觸發(fā)器接收并導(dǎo)致輸出狀態(tài)的變化；而當(dāng)時(shí)鐘信號為無效邏輯電平時(shí)，觸發(fā)器不接收輸入信號且狀態(tài)維持不變。鐘控觸發(fā)器在整個(gè)電平有效期間內(nèi)，都接收輸入信號的變化，若輸入信號變化多次時(shí)，則觸發(fā)器的狀態(tài)也隨之多次變化，通常把在一個(gè)脈沖周期內(nèi)觸發(fā)器兩次或更多次翻轉(zhuǎn)的現(xiàn)象稱為空翻。例如，圖4-2-9所示的鐘控D觸發(fā)器的時(shí)序圖，圖中在期間，觸發(fā)器的狀態(tài)隨著輸入D的多次變化而改變。圖4-2-9鐘控D觸發(fā)器的空翻現(xiàn)象時(shí)序圖另外，對于鐘控JK觸發(fā)器，當(dāng)J=K=1時(shí)，，這樣在Clk=1，期間狀態(tài)也會出現(xiàn)多次翻轉(zhuǎn)。空翻現(xiàn)象的發(fā)生使時(shí)鐘的控制失效，這樣就達(dá)不到同步的目的。如果不改變時(shí)鐘觸發(fā)的方式，要求每來一個(gè)Clk脈沖，觸發(fā)器僅翻轉(zhuǎn)一次，就必須要求輸入在時(shí)鐘有效期間不能改變，或者要求時(shí)鐘Clk=1的有效寬度要足夠的小，這樣的要求實(shí)際很難滿足?？辗F(xiàn)象降低了電路的同步控制能力和抗干擾性，為了避免空翻現(xiàn)象，必須對鐘控觸發(fā)器電路結(jié)構(gòu)進(jìn)行改進(jìn)，從而引出下一節(jié)的主從觸發(fā)器和邊沿觸發(fā)器。4.3主從觸發(fā)器和邊沿觸發(fā)前4.3.1主從觸發(fā)器

（a）主從D觸發(fā)器的邏輯圖（b）邏輯符號圖4-3-1下降沿有效主從D觸發(fā)器邏輯電路和邏輯符號1．主從D觸發(fā)器主從D觸發(fā)器由兩個(gè)鐘控D觸發(fā)器和一個(gè)非門構(gòu)成。圖4-3-1（a）和（b）分別是下降沿有效主從D觸發(fā)器的邏輯圖及邏輯符號。圖4-3-1（a）右面的觸發(fā)器為從觸發(fā)器,左面的稱為主觸發(fā)器。時(shí)鐘信號Clk直接加在主觸發(fā)器上，時(shí)鐘信號反相后加在從觸發(fā)器上。此電路表現(xiàn)為僅在時(shí)鐘信號下降沿處才會使輸出Q的狀態(tài)發(fā)生改變。

Clk=1期間，主觸發(fā)器打開，主觸發(fā)器輸出Q1可以接收輸入D的狀態(tài)，從觸發(fā)器這時(shí)對應(yīng)的時(shí)鐘為低電平，其輸出Q保持不變；

由上面分析可知：主從結(jié)構(gòu)的觸發(fā)器狀態(tài)改變是在時(shí)鐘脈沖邊沿完成的，因而這種結(jié)構(gòu)的邊沿觸發(fā)器無空翻現(xiàn)象。下降沿觸發(fā)的邊沿D觸發(fā)器的時(shí)序波形如圖4-3-2所示，D輸入只有在Clk下降沿前的一瞬間對最后的狀態(tài)Q起作用。例如，第1個(gè)Clk下降沿前的D=0，則Clk下降沿到來后的狀態(tài)Q=0；第2個(gè)Clk下降沿前的D=1，則Clk下降沿到來后的狀態(tài)Q=1。主從觸發(fā)器的邏輯符號中，其輸出端符號“┐”表示主從結(jié)構(gòu)的觸發(fā)器是延時(shí)輸出的：即按時(shí)鐘端標(biāo)志主觸發(fā)器是高電平有效，而從觸發(fā)器狀態(tài)即整個(gè)主從觸發(fā)器狀態(tài)是延時(shí)到高電平結(jié)束即下降沿改變。將下降沿有效主從D觸發(fā)器的時(shí)鐘Clk輸入反相，就可以得到上升沿有效的主從D觸發(fā)器，該觸發(fā)器在時(shí)鐘脈沖上升沿到來前的一瞬間存入D輸入的0或1。圖4-3-2下降沿有效主從D觸發(fā)器的時(shí)序波形2.主從JK觸發(fā)器主從JK觸發(fā)器由兩個(gè)鐘控RS觸發(fā)器構(gòu)成，其電路及邏輯符號分別如圖4-3-3（a）和（b）所示，圖4-3-3（a）中左邊的鐘控RS觸發(fā)器為主觸發(fā)器，右邊的為從觸發(fā)器。由圖可見，主觸發(fā)器的S=JQ，R=KQ。（a）主從JK觸發(fā)器的邏輯圖（b）邏輯符號圖4-3-3下降沿有效的主從JK觸發(fā)器邏輯電路

Clk=1期間，主觸發(fā)器打開，可以接收J(rèn)、K的輸入，從觸發(fā)器這時(shí)對應(yīng)的時(shí)鐘為低電平，其輸出Q保持不變；當(dāng)Clk由1變?yōu)?時(shí)：因Clk=0，J、K不能進(jìn)入主觸發(fā)器，由于從觸發(fā)器的鐘控端由0變?yōu)?，從而將此時(shí)主觸發(fā)器的輸出狀態(tài)Q主輸入到從觸發(fā)器，其從觸發(fā)器的狀態(tài)Q等于主觸發(fā)器的輸出狀態(tài)Q主。時(shí)序圖如圖4-3-4所示，例如，在第一個(gè)時(shí)鐘Clk下降沿到來前，主從JK觸發(fā)器的J=0、K=0，Q主=0，Q主=1，主觸發(fā)器的、，保持Q主=0，Q主=1；在第一個(gè)時(shí)鐘Clk下降沿到來后，從觸發(fā)器的S=Q主=0，R=Q主=1，從觸發(fā)器此時(shí)為清零有效，Q

=0，Q=1。圖4-3-4下降沿有效的主從JK觸發(fā)器時(shí)序圖由圖4-3-3（a）和圖4-3-4的變化規(guī)律可寫出主從JK觸發(fā)器的特征方程為在時(shí)鐘Clk下降沿到來前：在時(shí)鐘Clk下降沿到來后：綜上所述，主從JK觸發(fā)器的狀態(tài)翻轉(zhuǎn)發(fā)生在Clk的下降沿處，將下降沿到來前的輸入J和K帶入到JK觸發(fā)器的特征方程即是觸發(fā)器的輸出狀態(tài)。3.主從JK觸發(fā)器一次翻轉(zhuǎn)現(xiàn)象

主從JK觸發(fā)器雖然防止了空翻現(xiàn)象，但還存在一次翻轉(zhuǎn)現(xiàn)象，可能會使觸發(fā)器產(chǎn)生錯(cuò)誤動(dòng)作，因而限制了它的使用。所謂一次翻轉(zhuǎn)現(xiàn)象是指在CP=1期間，主觸發(fā)器接收了輸入激勵(lì)信號發(fā)生一次翻轉(zhuǎn)后，主觸發(fā)器狀態(tài)就一直保持不變，它不再隨輸入激勵(lì)信號J、K的變化而變化。

例如，設(shè)，如果在CP=1期間J、K發(fā)生了多次變化，如圖4-3-5所示。其中第一次變化發(fā)生在t1，此時(shí)J=K=1，從觸發(fā)器輸出Qn=0，因而RD主=KQn=1，，從而主觸發(fā)器發(fā)生一次翻轉(zhuǎn)，即。在t2瞬間，J=0,K=1,，，主觸發(fā)器狀態(tài)不變。由于CP=1期間Qn=0，圖4-15中7門一直被封鎖，RD主=1，因此t3時(shí)刻K變化不起作用，一直保持不變。當(dāng)CP下降沿來到時(shí)，從觸發(fā)器的狀態(tài)為。這就是一次翻轉(zhuǎn)情況，它和CP下降沿來到時(shí)由當(dāng)時(shí)的J、K值(J=0,K=1)所確定的狀態(tài)Qn+1=0不一致，即一次翻轉(zhuǎn)會使觸發(fā)器產(chǎn)生錯(cuò)誤動(dòng)作。圖4-3-5主從JK觸發(fā)器的一次翻轉(zhuǎn)

若是在CP=1時(shí)，J、K信號發(fā)生了變化，就不能根據(jù)CP下降沿時(shí)的J、K值來決定輸出Q。這時(shí)可按以下方法來處理：①若CP=1以前Q=0，則從CP的上升沿時(shí)刻起J、K信號出現(xiàn)使Q變?yōu)?的組合，即JK=10或11，則CP下降沿時(shí)Q也為1。否則Q仍為0。②若CP=1以前Q=1，則從CP的上升沿時(shí)刻起J、K信號出現(xiàn)使Q變?yōu)?的組合，即JK=01或11，則CP下降沿時(shí)Q也為0。否則Q仍為1。圖4-3-6為考慮了一次翻轉(zhuǎn)后主從JK觸發(fā)器的工作波形，它僅在第5個(gè)CP時(shí)沒有產(chǎn)生一次翻轉(zhuǎn)。圖4-3-6主從JK觸發(fā)器的工作波形圖由于存在一次翻轉(zhuǎn)現(xiàn)象，主從JK觸發(fā)器能接收干擾信號，并且把干擾記憶下來，造成誤動(dòng)作，這是不希望的。解決的辦法只有減小主觸發(fā)器Clk有效的時(shí)間，但這有可能造成狀態(tài)的正常翻轉(zhuǎn)不穩(wěn)定。下面將介紹實(shí)際應(yīng)用的邊沿觸發(fā)器。4.3.2邊沿觸發(fā)器邊沿觸發(fā)器僅在約定的時(shí)鐘邊沿（上升沿或下降沿）才對輸入信號響應(yīng)。同時(shí)具備以下條件的觸發(fā)器稱為邊沿觸發(fā)方式觸發(fā)器(簡稱邊沿觸發(fā)器)：①觸發(fā)器僅在Clk某一約定跳變到來時(shí)，才接收輸入信號；②在Clk=0或Clk=1期間，觸發(fā)器處于保持狀態(tài)，輸入信號的變化不會引起觸發(fā)器輸出狀態(tài)變化。因此，邊沿觸發(fā)器不僅克服了空翻現(xiàn)象，而且大大提高了抗干擾能力，工作更為可靠。

（a）邊沿JK觸發(fā)器的邏輯圖

（b）邏輯符號圖4-3-7邊沿JK觸發(fā)器邏輯電路和邏輯符號圖4-3-8上升沿有效的邊沿JK觸發(fā)器時(shí)序圖實(shí)際應(yīng)用中大部分是采用邊沿觸發(fā)器。表4-3-1總結(jié)了不同觸發(fā)器的動(dòng)作特點(diǎn)。表4-3-1觸發(fā)器動(dòng)作特點(diǎn)4.4觸發(fā)器的邏輯符號及時(shí)序圖4.4.1觸發(fā)器的邏輯符號（a）基本RS觸發(fā)器（b）鐘控RS觸發(fā)器（c）鐘控D觸發(fā)器圖4-4-1基本觸發(fā)器和鐘控觸發(fā)器的邏輯符號圖4-4-1是一組基本觸發(fā)器和鐘控觸發(fā)器的邏輯符號。圖中，C1為時(shí)鐘Clk輸入端，C1中的1是控制關(guān)聯(lián)標(biāo)記，C1表示受其影響的輸入是以數(shù)字1標(biāo)記的數(shù)據(jù)輸入，如1R、1S、1D等。輸入端（包括控制輸入端和Clk輸入端）加有小圈時(shí)，表示低電平有效，否則表示高電平有效。圖4-4-2是一組主從觸發(fā)器和邊沿觸發(fā)器的邏輯符號。圖4-4-2(a)所示主從觸發(fā)器是上升沿有效的，當(dāng)主從觸發(fā)器Clk輸入端沒有小圈時(shí)，表示下降沿有效。圖4-4-2(b)、(c)邊沿觸發(fā)器Clk輸入處的三角表明了邊沿觸發(fā)特性，稱為動(dòng)態(tài)輸入標(biāo)志。邊沿觸發(fā)器Clk輸入加有小圈時(shí)，表示下降沿有效，否則表示上升沿有效；與主從觸發(fā)器正好相反。集成觸發(fā)器有異步置0和置1端，而不受時(shí)鐘和輸入信號控制。圖4-4-2中的、均為異步直接置0、置1端。圖4-4-2(b)、(c)所示的輸入控制端由多個(gè)輸入信號相與而成。圖4-4-2主從觸發(fā)器和邊沿觸發(fā)器的邏輯符號(a)上升沿觸發(fā)的主從JK觸發(fā)器(b)上升沿觸發(fā)的D觸發(fā)器(c)下降沿觸發(fā)的JK觸發(fā)器實(shí)際的集成芯片74LS74包括兩個(gè)上升沿觸發(fā)的邊沿D觸發(fā)器，兩個(gè)觸發(fā)器完全獨(dú)立，各帶異步清零和異步置數(shù)端，圖4-4-3所示為74LS74的邏輯符號、實(shí)物及管腳排布圖，表4-4-1列出了該器件的邏輯功能。圖4-4-3（a）中，R1、R2分別為兩個(gè)D觸發(fā)器的異步清零端，S1、S2為異步置位端，均為低電平有效。由功能表可看出，R1、S1（或R2、S2）都為低電平，這種情況對于該觸發(fā)器來講是不允許的。只有當(dāng)R1、S1（或R2、S2）都為高電平時(shí)，該器件為上升沿的D觸發(fā)器。

（a）邏輯符號 （b）實(shí)物圖 （c）管腳圖圖4-4-3雙D觸發(fā)器74x74表4-4-17474的功能表

（或

）

（或

）C1（或C2）1D（或2D）（或）說明01XX1置位10XX0清零00XXX不允許11↑00上升沿觸發(fā)11↑11上升沿觸發(fā)4.4.2觸發(fā)器的時(shí)序圖

時(shí)序圖的畫法一般按以下步驟進(jìn)行：①以時(shí)鐘Clk的作用沿為基準(zhǔn)，劃分時(shí)間間隔，Clk作用沿來到前為現(xiàn)態(tài)，作用沿來到后為次態(tài)。②每個(gè)時(shí)鐘脈沖作用沿來到后，根據(jù)觸發(fā)器的狀態(tài)方程或狀態(tài)表確定其次態(tài)。③異步直接置0、置1端(RD、SD)的操作不受時(shí)鐘Clk的控制，畫波形時(shí)要特別注意?！纠?-1-1】邊沿JK觸發(fā)器和邊沿D觸發(fā)器電路分別如圖4-4-4(a)、(b)所示，其輸入波形如圖4-4-4(c)所示，試分別畫出Q１、Q2端的波形。設(shè)電路初態(tài)均為0。圖4-4-4例4-4-1電路及時(shí)序圖

解：

①從圖4-4-4(a)中可見，JK觸發(fā)器為下降沿觸發(fā)，因此首先以CP下降沿為基準(zhǔn)，劃分時(shí)間間隔，然后根據(jù)JK觸發(fā)器的狀態(tài)方程，由每個(gè)CP來到之前的A、B和原態(tài)Q1決定其次態(tài)

。例如第一個(gè)CP下降沿來到前因AB=10，Q1=0，將A、B、Q1代入狀態(tài)方程得，故畫波形時(shí)應(yīng)在CP下降沿來到后使Q1為1，該狀態(tài)一直維持到第二個(gè)CP下降沿來到后才變化。依此類推可畫出Q1的波形如圖4-4-4(c)所示。②4-4-4(b)的D觸發(fā)器為上升沿觸發(fā)，因此首先以CP上升沿為基準(zhǔn)，劃分時(shí)間間隔。由于D=A，故D觸發(fā)器的狀態(tài)方程為，這里需要注意的是異步置0端RD和B相連，因此該狀態(tài)方程只有當(dāng)B=1時(shí)才適用。當(dāng)B=0時(shí)，無論CP、A如何，，即圖4-4-4(c)中B為0期間所對應(yīng)的均為0；只有B=1,才在CP的上升沿來到后和A有關(guān)。例如在第二個(gè)CP上升沿來到前，B=1,A=1，故CP來到后。該狀態(tài)本來應(yīng)維持到第三個(gè)CP上升沿來到前，但在第二個(gè)CP=0的期間B已變?yōu)?，因此也強(qiáng)迫Q2=0。Q2的波形如圖4-4-4(c)所示。

【例4-4-2】由邊沿觸發(fā)器組成的電路分別如圖4-4-5(a)、(b)所示，其輸入波形見圖4-4-5(c)，試分別畫出Q1、Q2端的波形。設(shè)電路初態(tài)均為0。圖4-4-5例4-4-2電路及時(shí)序圖

解：從圖中可見，F(xiàn)F1、FF2均為上升沿觸發(fā)，故以CP上升沿為基