數(shù)字電子技術(shù) 總復習 學習課件

數(shù)字電子技術(shù)總復習1.1概述1.2邏輯函數(shù)第1章邏輯代數(shù)基礎(chǔ)1.3邏輯代數(shù)的基本定律1.6具有無關(guān)項的函數(shù)化簡1.5邏輯函數(shù)化簡法1.4邏輯函數(shù)表示法教學基本要求了解常用的二-十進制編碼；理解最小項及其性質(zhì)；掌握二、八、十六進制及其與十進制的相互轉(zhuǎn)換，邏輯代數(shù)的基本定理及常用公式，邏輯代數(shù)的代數(shù)化簡法和卡諾圖化簡法，邏輯函數(shù)的一般表達式及標準表達式的轉(zhuǎn)換。

2.1二極管的開關(guān)特性

2.4分立元件門電路

2.5TTL門電路

2.6MOS門電路

2.2三極管的開關(guān)特性第二章邏輯門電路

2.3場效應管的開關(guān)特性掌握：

與門、或門、與非門、或非門、與或、非門、異或門、同或門、集電極開路與非門、三態(tài)門、傳輸門的邏輯符號及邏輯功能；

TTL與非門和CMOS反相器，傳輸特性、輸入特性及輸出特性；

TTL與非門的典型參數(shù)（Vth,Voff,Von,Is、IIH、Roff、Ron)。理解:TTL與非門、CMOS反相器的工作原理。了解：分立元件門電路。教學基本要求第三章組合邏輯電路3.1

組合邏輯電路的分析與設(shè)計3.2編碼器3.3譯碼器3.4數(shù)據(jù)選擇器3.5加法器和比較器3.6用（MSI）設(shè)計組合邏輯電路3.7組合邏輯電路中的競爭冒險掌握：組合邏輯電路的分析方法；用中規(guī)模電路（譯碼器T138、數(shù)據(jù)選擇器151）、門電路設(shè)計組合邏輯電路。理解：常用組合邏輯器件（編碼器、譯碼器、數(shù)據(jù)選擇器、加法器、數(shù)據(jù)比較器）的邏輯功能及使用方法。

了解：組合邏輯電路的競爭－冒險?；窘虒W要求4.2同步RS觸發(fā)器4.4邊沿觸發(fā)器4.5觸發(fā)器邏輯功能的轉(zhuǎn)換4.3主從觸發(fā)器4.1基本RS觸發(fā)器第４章觸發(fā)器第4章觸發(fā)器教學要求掌握：RS、JK、D、T、T’觸發(fā)器的邏輯功能；邊沿觸發(fā)器的觸發(fā)特點。

理解：觸發(fā)器邏輯功能的轉(zhuǎn)換。了解：主從觸發(fā)器的觸發(fā)特點；基本RS、同步RS觸發(fā)器的工作原理。5.1概述5.2同步計數(shù)器5.3異步計數(shù)器5.4寄存器5.6時序邏輯電路的設(shè)計第5章時序邏輯電路掌握:

時序邏輯電路（計數(shù)器、寄存器、順序脈沖發(fā)生器）的分析方法；集成計數(shù)器74LS4161、74LS1160構(gòu)成N進制計數(shù)器的方法；同步時序電路的設(shè)計方法。了解：異步計數(shù)器的設(shè)計方法。教學基本要求第6章大規(guī)模集成電路6.1順序存取存儲器（SAM）6.2隨機存取存儲器（RAM）6.3只讀存儲器（ROM）6.4可編程邏輯器件（PLD）掌握：用ROM、PLA構(gòu)成組合邏輯函數(shù)的方法；RAM的字位擴展。了解:

順序存取存儲器（SAM）；隨機存取存儲器（RAM）；只讀存儲器（ROM）；可編邏輯陣列（PLA）的結(jié)構(gòu)及工作原理。教學基本要求7.4多諧振蕩器7.3單穩(wěn)態(tài)觸發(fā)器7.2施密特觸發(fā)器第7章脈沖信號的產(chǎn)生與整形7.1555集成定時器第7章脈沖信號的產(chǎn)生與整形教學基本要求掌握:555定時器構(gòu)成的施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器、多諧振蕩器的結(jié)構(gòu)、工作原理及參數(shù)計算。理解：施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器的應用。了解：石英晶體多諧振蕩器的工作原理。第8章數(shù)模和模數(shù)轉(zhuǎn)換8.1概述8.2D/A轉(zhuǎn)換器8.3A/D轉(zhuǎn)換器第8章數(shù)模和模數(shù)轉(zhuǎn)換教學基本要求：理解：A/D、D/A轉(zhuǎn)換器的概念及主要性能指標。了解：D/A、A/D轉(zhuǎn)換器的工作原理。

1.1.2數(shù)制與碼制一、數(shù)制二、碼制1、十進制2、二進制3、八進制4、十六進制格雷碼：是一種循環(huán)碼，其特點是任何相鄰的兩個碼字僅有一位代碼不同，其它位相同。

格雷碼>8421碼b3=g3,b2=g3⊕g2,b1=g3⊕g2⊕g1,b0=g3⊕g2⊕g1⊕g08421碼>格雷碼g3=b3,g2=b3⊕b2,g1=b2⊕b1,g0=b1⊕b01.2.2基本邏輯關(guān)系及運算1、與邏輯（與運算）1.2邏輯函數(shù)2、或邏輯（或運算）3、非邏輯（非運算）1、與非運算：邏輯表達式為：2、或非運算：邏輯表達式為：1.2.3復合邏輯運算3、異或運算：邏輯表達式為：4、與或非運算：邏輯表達式為：5、同或運算：邏輯表達式為：

Y

A

B

同或門的邏輯符號

=

1.3邏輯代數(shù)的基本定律1.3.1

定理和恒等式（1）邏輯運算（2）定理分別令A=0及A=1代入這些公式，即可證明它們的正確性。利用真值表很容易證明這些公式的正確性。如證明A·B=B·A：與普通代數(shù)相似1.3.2邏輯代數(shù)的三個重要規(guī)則

（1）代入規(guī)則：任何一個含有變量A的等式，如果將所有出現(xiàn)A的位置都用同一個邏輯函數(shù)代替，則等式仍然成立。這個規(guī)則稱為代入規(guī)則。

（2）反演規(guī)則：對于任何一個邏輯表達式Y(jié)，如果將表達式中的所有“·”換成“＋”，“＋”換成“·”，“0”換成“1”，“1”換成“0”，原變量換成反變量，反變量換成原變量，那么所得到的表達式就是函數(shù)Y的反函數(shù)Y（或稱補函數(shù)）。這個規(guī)則稱為反演規(guī)則。（3）對偶規(guī)則：對于任何一個邏輯表達式Y(jié)，如果將表達式中的所有“·”換成“＋”，“＋”換成“·”，“0”換成“1”，“1”換成“0”，而變量保持不變，則可得到的一個新的函數(shù)表達式Y(jié)＇，Y＇稱為函Y的對偶函數(shù)。這個規(guī)則稱為對偶規(guī)則。例如：邏輯函數(shù)的表示方法

1、真值表

2、邏輯表達式

3、邏輯圖

4、卡諾圖

5、波形圖

例：通過真值表可以直接寫出邏輯表達式。方法：將真值表中Y為1的輸入變量相與，取值為1用原變量表示，0用反變量表示，將這些與項相加，就得到邏輯表達式。這樣得到的邏輯函數(shù)表達式是標準與－或邏輯式。各種表示法之間可以相互轉(zhuǎn)換1.4邏輯函數(shù)表示法最小項的定義及其性質(zhì)

3個變量A、B、C可組成8個最小項：二、邏輯函數(shù)的最小項①任意一個最小項，只有一組變量取值使其值為1。③全部最小項的和必為1。②任意兩個不同的最小項的乘積必為0。三、卡諾圖1.卡諾圖的構(gòu)成將邏輯函數(shù)真值表中的最小項重新排列成矩陣形式，并且使矩陣的橫方向和縱方向的邏輯變量的取值按照格雷碼的順序排列，這樣構(gòu)成的圖形就是卡諾圖。卡諾圖的特點：任意兩個相鄰的最小項在圖中也是相鄰的。（相鄰項是指兩個最小項只有一個因子互為反變量，其余因子均相同）。每個2變量的最小項有兩個最小項與它相鄰每個3變量的最小項有3個最小項與它相鄰

1.5.1化簡的意義與標準

1.5.2公式化簡法

1.5.3圖形化簡法

1.5邏輯函數(shù)的化簡法1.5.2公式化簡法1、并項法邏輯函數(shù)的公式化簡法就是運用邏輯代數(shù)的基本公式、定理和規(guī)則來化簡邏輯函數(shù)。2、吸收法３、配項法４、消去冗余項法1.5.3圖形化簡法邏輯函數(shù)的圖形化簡法是將邏輯函數(shù)用卡諾圖來表示，利用卡諾圖來化簡邏輯函數(shù)。1.6具有無關(guān)項的函數(shù)化簡1.6.1無關(guān)項的概念無關(guān)項隨意項

輸入變量可以隨意取值，輸出任意約束項

變量之間有約束，輸入變量不會或不允許出現(xiàn)對應的最小項屬于無關(guān)項，用符號“φ”、“×”或“d”表示。輸入變量ABCD取值為0000～1001時，邏輯函數(shù)Y有確定的值。根據(jù)題意，偶數(shù)時為1，奇數(shù)時為0。

ABCD取值為1010～1111的情況不會出現(xiàn)或不允許出現(xiàn)，對應的最小項屬于無關(guān)項，用符號“φ”、“×”或“d”表示。無關(guān)項之和構(gòu)成的邏輯表達式叫做隨意條件或約束條件，用一個值恒為0的條件等式表示。含有無關(guān)條件的邏輯函數(shù)表示如下：

2.1二極管的開關(guān)特性

2.4分立元件門電路

2.5TTL門電路

2.6MOS門電路

2.2三極管的開關(guān)特性第二章邏輯門電路

2.3場效應管的開關(guān)特性掌握：

與門、或門、與非門、或非門、與或、非門、異或門、同或門、集電極開路與非門、三態(tài)門、傳輸門的邏輯符號及邏輯功能；

TTL與非門和CMOS反相器，傳輸特性、輸入特性及輸出特性；

TTL與非門的典型參數(shù)（Vth,Voff,Von,Is、IIH、Roff、Ron)。理解:TTL與非門、CMOS反相器的工作原理。了解：分立元件門電路。教學基本要求2.2三極管的開關(guān)特性2.1二極管的開關(guān)特性2.3場效應管的開關(guān)特性工作原理電路轉(zhuǎn)移特性曲線輸出特性曲線uiuiGDSRD+VDDGDSRD+VDDGDSRD+VDD截止狀態(tài)ui<UTuo=+VDD導通狀態(tài)ui>UTuo≈0開啟電壓可變電阻區(qū)截止區(qū)飽和區(qū)2.5TTL門電路2.5.1TTL與非門的工作原理2.5.2TTL與非門的靜態(tài)特性2.5.3TTL門電路的改進形式（略）2.5.4TTL門電路的其它類型

2.5.6TTL系列集成電路及主要參數(shù)2.5.5其它雙極型門電路(自學)2.當輸入有一個或幾個低電平0.3V時：拉電流輸出

T2、

T5截止,T3、

T4導通,輸出電壓Vo=3.6V=VOH。

&ABY1.當輸入全為高電平3.6V時：

T2、

T5飽和導通，輸出Vo=0.3V=VOL；漏電流輸出2.5.1TTL與非門的工作原理

2）重要參數(shù)（1）閾值電壓

VTH=1.4V

（2）關(guān)門電平VOFF

定義：Vo=VSH=2.4V時對應的輸入電平值：

VOFF=0.8V

（3）開門電平VON

定義：Vo=VSL=0.4V時

對應的輸入電平值： VON=1.8V1.電壓傳輸特性

(4)噪聲容限低電平噪聲容限VNL=VOFFˉVSL；

高電平噪聲容限VNH=VSHˉVON。1）特性曲線2.5.2TTL與非門的靜態(tài)特性2.輸入特性II+vI-vOILvIII1.4V-1.6mA50uA輸入短路電流:IIS1.6mA;輸入漏電流:IIH<50A.1)輸入伏安特性2)輸入負載特性關(guān)門電阻

開門電阻3)多余輸入端的處理

TTL門的輸入端懸空等效為高電平，但實際應用時，一般不懸空，多余端接電源或并聯(lián)使用。3.輸出負載特性3）帶負載能力扇出系數(shù)：表示一個與非門所能驅(qū)動同類門的最大個數(shù)。NO=min{NL、NH}

1）輸入高電平時的輸出特性0.42）輸入低電平時的輸出特性VOH（V）iL（mA)510152003.6123

2.5.3TTL門電路的改進形式（自學）

TTL門電路中，有與門、或門、與或非門、異或門、集電極開路（OC）門、三態(tài)門、傳輸門等。2.5.4TTL門電路的其它類型

一般的與非門不能實現(xiàn)線與（輸出端直接相連實現(xiàn)與）

2.集電極開路與非門（OC－opencollector）一般與非門線與的危害1

1)電路結(jié)構(gòu)及邏輯符號

3.三態(tài)TTL門集電極開路與非門可以線與，但限制了開關(guān)速度的提高；帶負載能力下降。三態(tài)非門12)工作原理E=0，輸出為高阻態(tài)（EN稱為使能端）E=1，輸出EN控制為高電平有效③構(gòu)成數(shù)據(jù)總線：令各門的控制端輪流處于低電平，即任何時刻只讓一個TSL門處于工作狀態(tài)，而其余TSL門均處于高阻狀態(tài)，這樣總線就會輪流接受各TSL門的輸出。②信號雙向傳輸：E=0時信號向右傳送，B=A；E=1時信號向左傳送，A=B。①多路開關(guān)：E=0時，門G1使能，G2禁止，Y=A；E=1時，門G2使能，G1禁止，Y=B。三態(tài)非門（低電平有效控制）3.TTL與非門的主要參數(shù)（1）輸出高電平UOH：TTL與非門的一個或幾個輸入為低電平時的輸出電平。產(chǎn)品規(guī)范值UOH≥2.4V，標準高電平USH＝2.4V。（2）高電平輸出電流IOH：輸出為高電平時，提供給外接負載的最大輸出電流，超過此值會使輸出高電平下降。IOH表示電路的拉電流負載能力。（3）輸出低電平UOL：TTL與非門的輸入全為高電平時的輸出電平。產(chǎn)品規(guī)范值UOL≤0.4V，標準低電平USL＝0.4V。（4）低電平輸出電流IOL：輸出為低電平時，外接負載的最大輸出電流，超過此值會使輸出低電平上升。IOL表示電路的灌電流負載能力。（5）扇出系數(shù)NO：指一個門電路能帶同類門的最大數(shù)目，它表示門電路的帶負載能力。一般TTL門電路NO≥8，功率驅(qū)動門的NO可達25。（6）最大工作頻率fmax：超過此頻率，電路就不能正常工作。（7）輸入開門電平UON：是在額定負載下使與非門的輸出電平達到標準低電平USL的輸入電平。它表示使與非門開通的最小輸入電平。一般TTL門電路的UON≈1.8V。（8）輸入關(guān)門電平UOFF：額定負載下使與非門的輸出電平達到標準高電平USH的輸入電平。它表示使與非門關(guān)斷所需的最大輸入電平。一般TTL門電路的UOFF≈0.8V。（9）高電平輸入電流IIH：輸入為高電平時的輸入電流，也即當前級輸出為高電平時，本級輸入電路造成的前級拉電流。（10）低電平輸入電流IIL：輸入為低電平時的輸出電流，也即當前級輸出為低電平時，本級輸入電路造成的前級灌電流。（11）平均傳輸時間tpd：信號通過與非門時所需的平均延遲時間。在工作頻率較高的數(shù)字電路中，信號經(jīng)過多級傳輸后造成的時間延遲，會影響電路的邏輯功能。（12）空載功耗：與非門空載時電源總電流ICC與電源電壓VCC的乘積。2.TTL與非門的主要參數(shù)

2.6MOS門電路

2.6.1NMOS門電路

2.6.2CMOS反相器

2.6.3CMOS門電路

2.6.4CMOS數(shù)字電路的特點輸出低電平1．NMOS非門2.6.1NMOS門電路邏輯關(guān)系：（設(shè)兩管的開啟電壓為VT1=VT2=4V，且gm1＞＞gm2）（1）當輸入Vi為高電平8V時，T1導通，T2也導通。因為gm1＞＞gm2，所以兩管的導通電阻RDS1＜＜RDS2，輸出電壓為：

簡化電路（2）當輸入Vi為低電平0V時，2．NMOS與門電路

T1截止，T2導通。

VO=VDD-VT=8V=VOH

，即輸出為高電平。電路實現(xiàn)非邏輯。0101BLA0011輸入1110輸出

與非真值表3．NMOS或非門電路0101BLA0011輸入1000輸出

或非真值表2.6.2CMOS反相器(非門)（1）uA＝0V時，TN截止，TP導通。輸出電壓uY＝VDD＝10V。（2）uA＝10V時，TN導通，TP截止。輸出電壓uY＝0V。1.工作原理采用增強型更合適？C:互補complementary由N溝道MOSFET和P溝道MOSFET互補而成。（1）當Vi＜2V，TN截止，TP導通，Vo≈VDD=10V。

2．電壓傳輸特性：CMOS門電路的閾值電壓Vth=VDD/2（設(shè):VDD=10V，VTN=|VTP|=2V）（2）當2V＜Vi＜5V，TN工作在飽和區(qū)，TP工作在可變電阻區(qū)。

（3）當Vi=5V，兩管都工作在飽和區(qū)，

Vo=（VDD/2）=5V。（4）當5V＜Vi＜8V，

TP工作在飽和區(qū)，

TN工作在可變電阻區(qū)。（5）當Vi＞8V，TP截止，

TN導通，Vo=0V。

1.與非門①A、B當中有一個或全為低電平時，TN1、TN2中有一個或全部截止，TP1、TP2中有一個或全部導通，輸出Y為高電平。②只有當輸入A、B全為高電平時，TN1和TN2才會都導通，TP1和TP2才會都截止，輸出Y才會為低電平。2.6.3CMOS門電路2.或非門①只要輸入A、B當中有一個或全為高電平，TP1、TP2中有一個或全部截止，TN1、TN2中有一個或全部導通，輸出Y為低電平。②只有當A、B全為低電平時，TP1和TP2才會都導通，TN1和TN2才會都截止，輸出Y才會為高電平。簡化電路－－－與非門、或非門與門Y=AB=AB或門Y=A+B=A+B與或非門3.傳輸門②C＝1、，即C端為高電平（＋VDD）、端為低電平（0V）時，TN和TP都具備了導通條件，輸入和輸出之間相當于開關(guān)接通一樣，uo＝ui。①C＝0、，即C端為低電平（0V）、端為高電平（＋VDD）時，TN和TP都不具備開啟條件而截止，輸入和輸出之間相當于開關(guān)斷開一樣。4.異或門VDDB=0，均截止，傳輸門導通，綜合上述兩種情況有：B=1，TG截止，

構(gòu)成CMOS反相器。舊符號5.OD門6.TSL門①E=1時，TP2、TN2均截止，Y與地和電源都斷開了，輸出端呈現(xiàn)為高阻態(tài)。②E=0時，TP2、TN2均導通，TP1、TN1構(gòu)成反相器。電路的輸出有高阻態(tài)、高電平和低電平3種狀態(tài)，是一種三態(tài)門。1)CMOS邏輯門電路的系列基本的CMOS——4000系列。高速的CMOS——HC系列。與TTL兼容的高速CMOS——HCT系列。2)CMOS邏輯門電路主要參數(shù)的特點VOH（min）=0.9VDD；VOL（max）=0.01VDD。所以CMOS門電路的邏輯擺幅（即高低電平之差）較大。閾值電壓Vth約為VDD/2。CMOS非門的關(guān)門電平VOFF為0.45VDD，開門電平VON為0.55VDD。因此，其高、低電平噪聲容限均達0.45VDD。CMOS電路的功耗很小，一般小于1mW/門；因CMOS電路有極高的輸入阻抗，故其扇出系數(shù)很大，可達50。2.CMOS邏輯門電路的系列及主要參數(shù)2.9

解：

習題課一

N=10題意要求低電平低電平低電平高電平

TTL電路Y3低電平高阻態(tài)高電平高電平低電平低電平低電平

CMOS電路

TTL電路2.16判斷電路能否實現(xiàn)邏輯非（TTL門）。不能能能不能不能不能能不能能2.0

0+5VVDD

VDD2.22

2.23+VDD

F2第三章組合邏輯電路3.1

組合邏輯電路的分析與設(shè)計3.2編碼器3.3譯碼器3.4數(shù)據(jù)選擇器3.5加法器和比較器3.6用（MSI）設(shè)計組合邏輯電路3.7組合邏輯電路中的競爭冒險掌握：組合邏輯電路的分析方法；用中規(guī)模電路（譯碼器、數(shù)據(jù)選擇器）、門電路設(shè)計組合邏輯電路。理解：常用組合邏輯器件（編碼器、譯碼器、數(shù)據(jù)選擇器、加法器、數(shù)據(jù)比較器）的邏輯功能及使用方法。

了解：組合邏輯電路的競爭－冒險?；窘虒W要求數(shù)字電路可分為組合邏輯電路和時序邏輯電路兩大類。組合邏輯電路：輸出僅由輸入決定，與電路當前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路（無記憶）;功能與時間因素無關(guān)。3.1組合邏輯電路的分析與設(shè)計3.1.1組合邏輯電路的分析邏輯圖邏輯表達式

1

1最簡與或表達式化簡

2

2從輸入到輸出逐級寫出例1：最簡與或表達式

3真值表

3

4電路的邏輯功能當輸入A、B、C中有2個或3個為1時，輸出Y為1，否則輸出Y為0。

4電路的功能：這是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。

2用MSI設(shè)計的步驟

分析設(shè)計要求，建立真值表；寫出邏輯表達式；變換表達式。將待生成的邏輯函數(shù)表達式變換成與所用MSI器件的輸出函數(shù)式類似的形式。對照表達式，確定器件所接的變量和常量。3.1.2組合邏輯電路的設(shè)計設(shè)計方法：

1用SSI設(shè)計的步驟分析設(shè)計要求，建立真值表；寫出邏輯表達式；化簡及變換表達式；畫出邏輯電路。

編碼器分類普通二進制編碼器、二-十進制編碼器、優(yōu)先編碼器用二進制代碼表示特定信息的過程，稱為編碼。3.2編碼器實現(xiàn)編碼操作的電路稱為編碼器。編碼器I0I1I2IN-1Y0Y1Y2Yn-12n>NN/n線編碼器：3.2.1普通編碼器普通編碼器：任何時刻只能對一個對象進行編碼的編碼器。普通編碼器的輸入是一組相互排斥的變量。2.二-十進制編碼器(10/4線)

簡化真值表N=10，n=4，2n>N1、3位二進制優(yōu)先編碼器優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表3.2.3優(yōu)先編碼器2、集成3位二進制優(yōu)先編碼器集成8/3線優(yōu)先編碼器74LS148（T1148、T4148、T341）ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴展輸出端，是控制標志。YEX

＝0表示是編碼輸出；YEX

＝1表示不是編碼輸出。集成3位二進制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效邏輯圖4、集成10線-4線優(yōu)先編碼器74LS147(T340、T1147、T4147)3.3譯碼器3.3.1二進制譯碼器3.3.2二-十進制譯碼器3.3.3數(shù)碼顯示譯碼器3.3.4用譯碼器實現(xiàn)組合邏輯函數(shù)把具有特定意義的二進制代碼翻譯出來的過程，稱為譯碼。實現(xiàn)譯碼操作的電路稱為譯碼器。3.3.1二進制譯碼器設(shè)二進制譯碼器的輸入端為n個，則輸出端最多為N=2n個，且對應于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。譯碼器A0A1A2An-1Y0Y1Y2YN-12n>Nn/N線譯碼器：2、集成二進制譯碼器74LS138、T3138A2、A1、A0為二進制譯碼輸入端，為譯碼輸出端（低電平有效），S1、、為選通控制端。當S1＝1且時，譯碼器處于工作狀態(tài)；當S1＝0或時，譯碼器處于禁止狀態(tài)。真值表輸入：自然二進制碼輸出：低電平有效3、74LS138的級聯(lián)２、集成8421BCD碼譯碼器74LS42輸入為8421BCD碼，輸出低電平有效。電路有拒偽碼的功能，輸入為1010~1111時，無譯碼輸出，所有輸出為1。能將二進制代碼翻譯并顯示出來的電路叫顯示譯碼器。顯示譯碼器包括譯碼驅(qū)動電路和數(shù)碼顯示器兩部分。數(shù)碼顯示器是用來顯示數(shù)字、文字和符號的器件。按結(jié)構(gòu)分： 1）字型重疊式； 2）分段式； 3）點陣式。按發(fā)光物質(zhì)分： 1）半導體顯示器（LED顯示器）； 2）熒光數(shù)字顯示器； 3）液晶數(shù)字顯示器； 4）氣體放電顯示器。1、半導體顯示器

3.3.3數(shù)碼顯示譯碼器2、七段半導體數(shù)字顯示器BS201A(LED)：

工作電壓：(1.5~3)V

工作電流:

(10~40)mA3、七段顯示譯碼器真值表僅適用于共陰極LED真值表2、集成顯示譯碼器74LS48引腳排列圖

以能配合BS201A的4/7線譯碼/驅(qū)動器74LS48為例說明。3.3.4用譯碼器實現(xiàn)組合邏輯函數(shù)1、用二進制譯碼器實現(xiàn)邏輯函數(shù)②畫出用二進制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。①寫出函數(shù)的標準與或表達式，并變換為與非-與非形式。2、用二進制譯碼器實現(xiàn)碼制變換十進制碼8421碼十進制碼

余3碼8421碼余3碼十進制碼十進制碼2421碼8421碼十進制碼

2421碼*3、數(shù)碼顯示電路的動態(tài)滅零3.4數(shù)據(jù)選擇器真值表邏輯表達式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。3.4.14選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器也稱多路開關(guān)，在地址信號的控制下,從多路數(shù)據(jù)中選擇一路作為輸出。邏輯圖集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效：S=0時芯片被選中，處于工作狀態(tài)；S=1時芯片被禁止，Y≡0。3.4.2集成8選1數(shù)據(jù)選擇器74LS15174LS151的真值表數(shù)據(jù)選擇器的擴展八選一數(shù)據(jù)選擇器74151傳輸線多路信號的分時傳送數(shù)據(jù)選擇器的主要特點：（1）具有標準與或表達式的形式。（2）提供了地址變量的全部最小項。（3）一般情況下，Di可以當作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標準形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。3.4.3用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)基本步驟確定數(shù)據(jù)選擇器確定地址變量

2

1n個地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實現(xiàn)n＋1個變量的函數(shù)。3個變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)

1選用74LS153

274LS153有兩個地址變量。求Di

3（1）公式法函數(shù)的標準與或表達式：4選1數(shù)據(jù)選擇器輸出信號的表達式：比較L和Y，得：

3畫連線圖

4

4求Di的方法（2）真值表法C=1時L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0時L=1，故D1=C求Di的方法（3）圖形法D0D1D3D2（4）簡化圖形法

CD

AB

00

01

11

10

00

1

0

1

0

01

1

1

0

0

11

1

1

0

0

10

0

1

1

1

用數(shù)據(jù)選擇器實現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151②設(shè)A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1④畫連線圖3.5加法器和比較器3.5.1加法器3.5.2比較器一、半加器3.5.1加法器能對兩個1位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進位

1011－－A3A2A1A0+0101－－B3B2B1B010000－C4S3S2S1S0二、全加器考慮低位來的進位，對兩個1位二進制數(shù)進行相加，求得和及進位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci：低位來的進位，Si：本位的和，

Ci＋1：向高位的進位。全加器的邏輯圖和邏輯符號實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。1、串行進位加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。特點：進位信號是由低位向高位逐級傳遞的，速度不高。三、多位加法器2、并行進位加法器（超前進位加法器）進位生成項進位傳遞條件進位表達式和表達式4位超前進位加法器遞推公式超前進位發(fā)生器16位加法器的級聯(lián)集成二進制4位超前進位加法器用來比較兩個二進制數(shù)大小的邏輯電路稱為數(shù)值比較器，簡稱比較器。設(shè)A＞B時L1＝1；A＜B時L2＝1；A＝B時L3＝1。得1位數(shù)值比較器的真值表。3.5.2比較器一、1位數(shù)值比較器LMG邏輯表達式邏輯圖3.6用中規(guī)模集成電路（MSI）設(shè)計組合邏輯電路

3.6.1譯碼器實現(xiàn)組合邏輯函數(shù)

產(chǎn)生多輸出邏輯函數(shù)一般用譯碼器、ROM、PLA等。產(chǎn)生單輸出邏輯函數(shù)可用數(shù)據(jù)選擇器。輸出與輸入在數(shù)值上僅差一個常數(shù)或二進制碼之間變換，用加法器較好。用n輸入變量的譯碼器可實現(xiàn)任意的n變量邏輯函數(shù)。 用譯碼器實現(xiàn)函數(shù)時，應先將函數(shù)寫成最小項之和的形式，將輸入變量加到譯碼器輸入端，然后將對應函數(shù)中最小項的輸出用與非門或或門組合起來，門的輸出就是要實現(xiàn)的邏輯函數(shù)。

例1用74LS138產(chǎn)生一組多輸出邏輯函數(shù)

解：3.6.2數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)例2用74LS151實現(xiàn)邏輯函數(shù)F(A,B,C)=AB+AC+BCABC01000111101111解：借助真值表或卡諾圖，得到邏輯函數(shù)的最小項之和的形式：F(A,B,C)=AB+AC+BC＝m3+m5+m6+m7例3用74LS151實現(xiàn)函數(shù)解：將邏輯變量D分離出來，作出邏輯函數(shù)F引入變量卡諾圖（下圖（a）），將邏輯變量A、B、C接到地址輸入，各數(shù)據(jù)輸入端按卡諾圖示接變量D或1及0。3.6.3用全加器產(chǎn)生組合邏輯函數(shù)例4設(shè)計一個把余三碼轉(zhuǎn)換成8421BCD碼的碼組轉(zhuǎn)換器。用四位加法器實現(xiàn)該邏輯要求。解:8421BCD比余三碼代表的二進制數(shù)少3，可將余三碼加3的補碼1100+1，其結(jié)果就是8421BCD碼。4.2同步RS觸發(fā)器4.4邊沿觸發(fā)器4.5觸發(fā)器邏輯功能的轉(zhuǎn)換4.3主從觸發(fā)器4.1基本RS觸發(fā)器第４章觸發(fā)器第4章觸發(fā)器教學要求掌握：RS、JK、D、T、T’觸發(fā)器的邏輯功能；邊沿觸發(fā)器的觸發(fā)特點。

理解：觸發(fā)器邏輯功能的轉(zhuǎn)換。了解：主從觸發(fā)器的觸發(fā)特點；基本RS、同步RS觸發(fā)器的工作原理。

觸發(fā)器是數(shù)字電路的極其重要的基本單元。觸發(fā)器有兩個穩(wěn)定狀態(tài)，在外界信號作用下，可以從一個穩(wěn)態(tài)轉(zhuǎn)變?yōu)榱硪粋€穩(wěn)態(tài)；無外界信號作用時狀態(tài)保持不變。因此，觸發(fā)器可以作為二進制存儲單元使用。觸發(fā)器的邏輯功能可以用真值表、卡諾圖、特性方程、狀態(tài)圖和波形圖等5種方式來描述。觸發(fā)器的特性方程是表示其邏輯功能的重要邏輯函數(shù)，在分析和設(shè)計時序電路時常用來作為判斷電路狀態(tài)轉(zhuǎn)換的依據(jù)。各種不同邏輯功能的觸發(fā)器的特性方程為：RS觸發(fā)器：Qn+1=S+RQn，其約束條件為：RS＝0JK觸發(fā)器：Qn+1=JQn+KQnD觸發(fā)器：Qn+1=DT觸發(fā)器：Qn+1=TQn+TQnT＇觸發(fā)器：Qn+1=Qn

同一種功能的觸發(fā)器，可以用不同的電路結(jié)構(gòu)形式來實現(xiàn)；反過來，同一種電路結(jié)構(gòu)形式，可以構(gòu)成具有不同功能的各種類型觸發(fā)器。電路組成和邏輯符號信號輸入端，低電平有效。信號輸出端，Q=0、Q=1的狀態(tài)稱0狀態(tài)，Q=1、Q=0的狀態(tài)稱1狀態(tài)，4.1基本RS觸發(fā)器次態(tài)Qn+1的卡諾圖特性方程觸發(fā)器的特性方程:

觸發(fā)器次態(tài)Qn+1與輸入及現(xiàn)態(tài)Qn之間的邏輯關(guān)系式。狀態(tài)圖01×1/1×/10/01/RS波形圖反映觸發(fā)器輸入信號取值和狀態(tài)之間對應關(guān)系的圖形。RSQQ置1置0置1置1置1保持不允許狀態(tài)圖波形圖D觸發(fā)器:在CP時鐘脈沖控制下，根據(jù)輸入信號D情況的不同，具有置0、置1功能的數(shù)字電路。二、D觸發(fā)器特性表JK=00時不變JK=01時置0JK=10時置1JK=11時翻轉(zhuǎn)三、JK觸發(fā)器狀態(tài)圖波形圖JK觸發(fā)器:在CP時鐘脈沖控制下，根據(jù)輸入信號J、K情況的不同，具有置0、置1、保持和翻轉(zhuǎn)功能的數(shù)字電路?？辗ㄐ螆D空翻現(xiàn)象：就是在CP=1期間，觸發(fā)器的輸出狀態(tài)翻轉(zhuǎn)兩次或兩次以上的現(xiàn)象。同步JK觸發(fā)器的空翻現(xiàn)象如圖所示，第一個CP=1期間Q狀態(tài)變化的情況。主從JK觸發(fā)器的一次變化現(xiàn)象4.4.2維持阻塞D觸發(fā)器（a）邏輯電路（b）邏輯符號上升沿時刻有效

4.4.3T觸發(fā)器在數(shù)字電路中，凡在CP時鐘脈沖控制下，根據(jù)輸入信號T取值的不同，具有保持和翻轉(zhuǎn)功能的電路，即當T＝0時能保持狀態(tài)不變，T＝1時一定翻轉(zhuǎn)的電路，都稱為T觸發(fā)器。特性表邏輯符號狀態(tài)圖時序圖

4.4.4T’觸發(fā)器在數(shù)字電路中，凡每來一個時鐘脈沖就翻轉(zhuǎn)一次的電路，都稱為T＇觸發(fā)器。特性方程：邏輯符號狀態(tài)圖時序圖4.5觸發(fā)器邏輯功能的轉(zhuǎn)換轉(zhuǎn)換步驟：（1）寫出已有觸發(fā)器和待求觸發(fā)器的特性方程。（2）變換待求觸發(fā)器的特性方程，使之形式與已有觸發(fā)器的特性方程一致。（3）比較已有和待求觸發(fā)器的特性方程，根據(jù)兩個方程相等的原則求出轉(zhuǎn)換邏輯。（4）根據(jù)轉(zhuǎn)換邏輯畫出邏輯電路圖。轉(zhuǎn)換方法：令已有觸發(fā)器和待求觸發(fā)器的特性方程相等，求出轉(zhuǎn)換邏輯。1.JK觸發(fā)器→T觸發(fā)器2.JK觸發(fā)器→T＇觸發(fā)器5.D觸發(fā)器→T觸發(fā)器6.D觸發(fā)器→T＇觸發(fā)器3.JK觸發(fā)器→D觸發(fā)器4.JK觸發(fā)器→RS觸發(fā)器7.D觸發(fā)器→JK觸發(fā)器8.D觸發(fā)器→RS觸發(fā)器9.RS觸發(fā)器→T觸發(fā)器10.RS觸發(fā)器→T＇觸發(fā)器11.RS觸發(fā)器→JK觸發(fā)器12.RS觸發(fā)器→D觸發(fā)器5.1概述5.2同步計數(shù)器5.3異步計數(shù)器5.4寄存器5.6時序邏輯電路的設(shè)計第5章時序邏輯電路掌握:

時序邏輯電路（計數(shù)器、寄存器、順序脈沖發(fā)生器）的分析方法；集成計數(shù)器構(gòu)成N進制計數(shù)器的方法；同步時序電路的設(shè)計方法。了解：異步計數(shù)器的設(shè)計方法。教學基本要求5.1概述5.1.1時序電路的特點組合邏輯電路存儲器XYWL時序電路在任何時刻的穩(wěn)定輸出（次態(tài)），不僅與該時刻的輸入信號有關(guān)，而且還與電路原來的狀態(tài)（現(xiàn)態(tài)）有關(guān)。5.1.2時序電路的分析方法二、時序電路的基本分析方法方法一寫方程列狀態(tài)方程計算畫狀態(tài)圖或時序圖方法二寫方程列觸發(fā)器變態(tài)條件畫時序圖時序電路的邏輯功能可用邏輯表達式、狀態(tài)表、卡諾圖、狀態(tài)圖、時序圖和邏輯圖等6種方式表示，這些表示方法在本質(zhì)上是相同的，可以互相轉(zhuǎn)換。一、時序電路功能描述方法電路圖時鐘方程、驅(qū)動方程和輸出方程狀態(tài)方程狀態(tài)圖、狀態(tài)表或時序圖判斷電路邏輯功能1235同步時序邏輯電路的分析方法一、基本分析步驟：計算4例1時鐘方程：輸出方程：同步時序電路的時鐘方程可省去不寫。驅(qū)動方程：1寫方程式二、分析舉例：2求狀態(tài)方程JK觸發(fā)器的特性方程：將各觸發(fā)器的驅(qū)動方程代入，即得電路的狀態(tài)方程：3計算、列狀態(tài)表000001010011100101110111001011101111000010100110000011004畫狀態(tài)圖、時序圖狀態(tài)圖5電路功能時序圖有效循環(huán)的6個狀態(tài)分別是0～5這6個十進制數(shù)字的格雷碼，并且在時鐘脈沖CP的作用下，這6個狀態(tài)是按遞增規(guī)律變化的，即：000→001→011→111→110→100→000→…這是一個用格雷碼表示的六進制同步加法計數(shù)器。當對第6個脈沖計數(shù)時，計數(shù)器又重新從000開始計數(shù)，并產(chǎn)生輸出Y＝1。例異步時序電路，時鐘方程：驅(qū)動方程：1寫方程式異步時序邏輯電路的分析方法2求狀態(tài)方程D觸發(fā)器的特性方程：將各觸發(fā)器的驅(qū)動方程代入，即得電路的狀態(tài)方程：3計算、列狀態(tài)表45電路功能由狀態(tài)圖可以看出，在時鐘脈沖CP的作用下，電路的8個狀態(tài)按遞減規(guī)律循環(huán)變化，即：000→111→110→101→100→011→010→001→000→…電路具有遞減計數(shù)功能，是一個3位二進制異步減法計數(shù)器。畫狀態(tài)圖、時序圖5.2同步計數(shù)器5.2.1計數(shù)器的分類5.2.3同步N進制計數(shù)器5.2.2同步2進制計數(shù)器在數(shù)字電路中，能夠記憶輸入脈沖個數(shù)的電路稱為計數(shù)器。計數(shù)器二進制計數(shù)器N進制計數(shù)器加法計數(shù)器同步計數(shù)器異步計數(shù)器減法計數(shù)器可逆計數(shù)器二進制計數(shù)器N進制計數(shù)器······5.2.1計數(shù)器的分類5.2.2同步2進制計數(shù)器一、同步2進制加法計數(shù)器1、電路組成2、電路分析1）列方程：74161（T4161）計數(shù)器功能表:保持保持XXXXX011計數(shù)2進制加計數(shù)XXXX111置數(shù)D3D2D1D0D3D2D1D0X01置零00000XXXXXXX0說明CQ3Q2Q1Q0D3D2D1D0CPS1S2LDRS1S2邏輯功能示意圖S1S2S1S2同步8位二進制計數(shù)器例用74161構(gòu)成8位2進制計數(shù)器計數(shù)器容量的擴展異步計數(shù)器一般沒有專門的進位信號輸出端，通?？梢杂帽炯壍母呶惠敵鲂盘栻?qū)動下一級計數(shù)器計數(shù)，即采用串行進位方式來擴展容量。4位集成同步二進制加法計數(shù)器74LS161①CR=0時異步清零。②CR=1、LD=0時同步置數(shù)。③CR=LD=1且CPT=CPP=1時，按4位自然二進制碼同步計數(shù)。④CR=LD=1且CPT·CPP=0時，計數(shù)器狀態(tài)保持不變。CPT·CPp·CPTCPp·用74LS161構(gòu)成十二進制計數(shù)器將狀態(tài)1100反饋到清零端將狀態(tài)1011反饋到置數(shù)端由集成計數(shù)器構(gòu)成N進制計數(shù)器方法：利用清零端或置數(shù)端，讓電路跳過某些狀態(tài)來獲得N進制計數(shù)器。用異步歸零構(gòu)成十二進制計數(shù)器，存在一個極短暫的過渡狀態(tài)1100。

例2利用74161的異步清零或同步置數(shù)功能構(gòu)成N<16的N進制計數(shù)器。

1）利用異步清零構(gòu)成10進制計數(shù)器：10＝（1010）2狀態(tài)產(chǎn)生；S1S2

2）利用同步置數(shù)功能構(gòu)成N進制計數(shù)器（1）復位法（構(gòu)成10進制）

S1S211CP

12345678910

(2)置位法（設(shè)M為最大值，N為進制）

置入最小值法S7

S0S1S2S3S4S5S6S8S9S10S11S12

S13S14S15例用74161

構(gòu)成6進制計數(shù)器。（置入最小值法）

置入最大值構(gòu)成10進制：構(gòu)成6進制：構(gòu)成的邏輯電路如圖示。11114161(a)置入最小值(b)置入最大值圖5.6.224161采用置位法構(gòu)成的6進制計數(shù)器

注圖(b)實際應按下面給定連接，否則計數(shù)器將始終處于1111狀態(tài).三個觸發(fā)器均在CP下降沿觸發(fā)。

5.2.3同步N進制計數(shù)器

N≠2n

1.5進制計數(shù)器2.同步10進制計數(shù)器驅(qū)動方程變態(tài)條件000010000100110000101010111011100001100100003.N進制技術(shù)計數(shù)器的自啟動問題有效狀態(tài):電路使用的狀態(tài)；有效循環(huán)：有效狀態(tài)形成的循環(huán)0000000100100011010010011000011101100101111011111101110010101011無效狀態(tài)：沒有使用的狀態(tài)為無效狀態(tài)。自啟動：無效狀態(tài)在有限個脈沖作用下，自動進入有效狀態(tài)。推導狀態(tài)方程：檢查能否自啟動：１）將無效狀態(tài)作為初始狀態(tài)代入狀態(tài)方程計算次態(tài)。２）變態(tài)條件：0000000100100011010010011000011101100101111011001010111110111101同步10進制計數(shù)器完整的狀態(tài)圖4.同步10進制集成計數(shù)器T4160（74160）S1S274160保持保持XXXXX011計數(shù)10進制加計數(shù)XXXX111置數(shù)D3D2D1D0D3D2D1D0X01置零00000XXXXXXX0說明CQ3Q2Q1Q0D3D2D1D0CPS1S2LDRT4160計數(shù)器功能表:具有“異步清0”、“同步置數(shù)”功能的一位十進制計數(shù)器（N=10），輸出為4位8421BCD碼。S1S2S1S2右圖為用兩片74160構(gòu)成的60秒計時電路的電路圖。74160可用74161構(gòu)成N進制計數(shù)器的方法構(gòu)成小于10的任意進制計數(shù)器。5.3異步計數(shù)器

5.3.1異步二進制計數(shù)器

1.加法計數(shù)器

變態(tài)條件:由T’觸發(fā)器構(gòu)成：J=K=1。

2.減法計數(shù)器下降沿觸發(fā)上升沿觸發(fā)加法Qi-1---CPiQi-1---CPi減法Qi-1---CPiQi-1---CPi異步二進制計數(shù)器集成異步2-5-10進制計數(shù)器742901）異步置0

：

2）異步置9

：

3）計數(shù)：

a）2進制:

c）10進制計數(shù)：

b）5進制計數(shù)：

例:用74290構(gòu)成1000進制計數(shù)器:CP百位十位個位本級的高位輸出端直接連接更高級的CP端。計數(shù)器容量的擴展5.4寄存器5.4.1數(shù)碼寄存器1.兩拍接受方式特點：先清0后置數(shù)，并行輸入、并行輸出。AB清0置數(shù)定義：寄存二進制數(shù)碼的電路。分類：數(shù)碼寄存器，移位寄存器，移位寄存器型計數(shù)器.

2.單拍接受方式特點：清0和置數(shù)同時進行，并行輸入、并行輸出。寄存器是由具有存儲功能的觸發(fā)器組合起來構(gòu)成的。一個觸發(fā)器可以存儲1位二進制代碼，存放n位二進制代碼的寄存器，需用n個觸發(fā)器來構(gòu)成。并行輸出并行輸入5.4.2移位寄存器移位寄存器：具有寄存代碼和移位功能的電路。1.4位右移移位寄存器并行輸出2.4位左移移位寄存器并行輸出3.集成雙向移位寄存器74LS1943.集成雙向移位寄存器74LS1941.環(huán)形計數(shù)器結(jié)構(gòu)特點即將輸出Q0接到輸入端D3。工作原理根據(jù)起始狀態(tài)設(shè)置的不同，在輸入計數(shù)脈沖CP的作用下，環(huán)形計數(shù)器的有效狀態(tài)可以循環(huán)右移移位一個1，也可以循環(huán)右移移位一個0。即當連續(xù)輸入CP脈沖時，環(huán)形計數(shù)器中各個觸發(fā)器的Q端，將依次出現(xiàn)矩形脈沖。

5.4.3移位寄存器型計數(shù)器定義：移位寄存器的輸出以一定方式反饋到串行數(shù)碼輸入端。狀態(tài)方程不能自啟動的4位右移環(huán)形計數(shù)器有效循環(huán)1000010000100001無效循環(huán)110111100111101111000110001110010101000011111010狀態(tài)圖能自啟動的4位環(huán)形計數(shù)器狀態(tài)圖狀態(tài)方程

計數(shù)長度：N=n

循環(huán)移位一個“1”或“0”2.扭環(huán)形計數(shù)器結(jié)構(gòu)特點狀態(tài)圖不能自啟動&&能自啟動的扭環(huán)形計數(shù)器:

計數(shù)長度：N=2n5.5順序脈沖發(fā)生器例：異步3位二進制計數(shù)器3/8線譯碼器構(gòu)成的順序脈沖發(fā)生器的時序圖。窄脈沖是由于計數(shù)器中各觸發(fā)器不能同時翻轉(zhuǎn)，使譯碼器的輸入發(fā)生競爭而產(chǎn)生冒險。時間順序有先有后的脈沖,叫做順序脈沖。產(chǎn)生順序脈沖的電路，叫順序脈沖發(fā)生器。順序脈沖發(fā)生器由計數(shù)器和譯碼器構(gòu)成。時序圖譯碼器電路圖計數(shù)器一、計數(shù)器型順序脈沖發(fā)生器計數(shù)器型順序脈沖發(fā)生器一般用按自然態(tài)序計數(shù)的二進制計數(shù)器和譯碼器構(gòu)成。用集成計數(shù)器74LS163和集成3線-8線譯碼器74LS138構(gòu)成的8輸出順序脈沖發(fā)生器。二、移位型順序脈沖發(fā)生器移位型順序脈沖發(fā)生器由移位寄存器型計數(shù)器加譯碼電路構(gòu)成。其中環(huán)形計數(shù)器的輸出就是順序脈沖，故可不加譯碼電路就可直接作為順序脈沖發(fā)生器。時序圖設(shè)計要求原始狀態(tài)圖狀態(tài)化簡畫邏輯電路圖檢查電路能否自啟動1246時序電路的設(shè)計步驟：選觸發(fā)器，求、輸出、狀態(tài)、驅(qū)動方程5狀態(tài)編碼3化簡

5.6.1同步時序電路的設(shè)計

例5-2設(shè)計一個同步6進制計數(shù)器。/0/0原始狀態(tài)圖

代碼狀態(tài)圖解：

1邏輯抽象畫原始狀態(tài)圖：

C表示進位輸出，S0、S1、…、S5

表示在計數(shù)脈沖CP作用下的六個狀態(tài)。

2狀態(tài)編碼，畫代碼狀態(tài)圖：1）由2n>N=6，確定觸發(fā)器數(shù)n=3；選用JK觸發(fā)器；

2）狀態(tài)編碼：S0=000、S1=100、S2=110、S3=111、S4=011、S5=001，010、101作任意項。

3）畫代碼狀態(tài)圖：C--進位卡諾圖

3求輸出方程、驅(qū)動方程

/C1）輸出方程：次態(tài)卡諾圖2）驅(qū)動方程求驅(qū)動方程：JK觸發(fā)器的特性方程：將卡諾圖分為兩部分，然后化簡。分解卡諾圖：4檢查能否自啟動將010、101兩個無效狀態(tài)代入狀態(tài)方程和輸出方程，算出次態(tài)和輸出，結(jié)果如右圖。電路不能自啟動。5實現(xiàn)自啟動的方法1)修改無效狀態(tài)的次態(tài)110110修改后的狀態(tài)方程：驅(qū)動方程：輸出方程：JK觸發(fā)器的特性方程：5實現(xiàn)自啟動的方法

2）重新選擇編碼方案選擇8421編碼，代碼圖如圖示。輸出方程：狀態(tài)方程：電路能自啟動。無效狀態(tài)轉(zhuǎn)換：

110111000JK觸發(fā)器的特性方程：驅(qū)動方程：6畫邏輯圖：(8421編碼)驅(qū)動方程：輸出方程：&C例5-3設(shè)計一個可控同步加法計數(shù)器，當控制信號X=1時為5進制，X=0時為3進制。X

000001010X

100011解：1建立原始狀態(tài)圖2畫代碼狀態(tài)圖1)狀態(tài)編碼:n=3和52)畫代碼狀態(tài)圖3)選JＫ觸發(fā)器

3.1輸出方程：

000001010X

100011C2C1

3.2狀態(tài)方程：

000001010X

100011

4

檢查自啟動沒有無效狀態(tài)，電路能自啟動。

5驅(qū)動方程

JK觸發(fā)器特性方程6畫邏輯圖設(shè)計一個串行數(shù)據(jù)檢測電路，當連續(xù)輸入3個或3個以上1時，電路的輸出為1，其它情況下輸出為0。例如：輸入X 101100111011110輸入Y 000000001000110例1建立原始狀態(tài)圖S0S1S2S3設(shè)電路開始處于初始狀態(tài)為S0。第一次輸入1時，由狀態(tài)S0轉(zhuǎn)入狀態(tài)S1，并輸出0；1/0X/Y若繼續(xù)輸入1，由狀態(tài)S1轉(zhuǎn)入狀態(tài)S2，并輸出0；1/0如果仍接著輸入1，由狀態(tài)S2轉(zhuǎn)入狀態(tài)S3，并輸出1；1/1此后若繼續(xù)輸入1，電路仍停留在狀態(tài)S3，并輸出1。1/1電路無論處在什么狀態(tài)，只要輸入0，都應回到初始狀態(tài)，并輸出0，以便重新計數(shù)。0/00/00/00/0原始狀態(tài)圖中，凡是在輸入相同時，輸出相同、要轉(zhuǎn)換到的次態(tài)也相同的狀態(tài)，稱為等價狀態(tài)。狀態(tài)化簡就是將多個等價狀態(tài)合并成一個狀態(tài)，把多余的狀態(tài)都去掉，從而得到最簡的狀態(tài)圖。狀態(tài)化簡2狀態(tài)分配3所得原始狀態(tài)圖中，狀態(tài)S2和S3等價。因為它們在輸入為1時輸出都為1，且都轉(zhuǎn)換到次態(tài)S3；在輸入為0時輸出都為0，且都轉(zhuǎn)換到次態(tài)S0。所以它們可以合并為一個狀態(tài)，合并后的狀態(tài)用S2表示。S0=00S1=01S2=104選觸發(fā)器，求輸出、狀態(tài)、驅(qū)動方程選用2個CP下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1表示。采用同步方案，即?。狠敵龇匠虪顟B(tài)方程比較，得驅(qū)動方程：電路圖5檢查電路能否自啟動6將無效狀態(tài)11代入輸出方程和狀態(tài)方程計算：電路能夠自啟動。

例5-4設(shè)計一個串行數(shù)據(jù)檢測器,當連續(xù)輸入信號110時,輸出為1,否則為0。

解：1.建立原始狀態(tài)圖

X--輸入

Y--輸出。

S0—初態(tài)

S1—輸入1個1S2---輸入2個1S3---輸入2個1后再輸入1個03狀態(tài)編碼，畫代碼狀態(tài)圖2狀態(tài)化簡S0和S3在相同的輸入下產(chǎn)生相同的輸出，S0和S3等價。S0—00S1—01S2---104求輸出方程，狀態(tài)方程5自啟動11000/111101/06驅(qū)動方程7邏輯圖例1建立原始狀態(tài)圖設(shè)計一個按自然態(tài)序變化的7進制同步加法計數(shù)器，計數(shù)規(guī)則為逢7進1，產(chǎn)生一個進位輸出。狀態(tài)化簡2狀態(tài)分配3已經(jīng)最簡。已是二進制狀態(tài)。4選觸發(fā)器，求時鐘、輸出、狀態(tài)、驅(qū)動方程因需用3位二進制代碼，選用3個CP下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2表示。由于要求采用同步方案，故時鐘方程為：輸出方程：狀態(tài)方程比較，得驅(qū)動方程：電路圖5檢查電路能否自啟動6將無效狀態(tài)111代入狀態(tài)方程計算：可見111的次態(tài)為有效狀態(tài)000，電路能夠自啟動。例設(shè)計一個異步時序電路，要求如右圖所示狀態(tài)圖。4選觸發(fā)器，求時鐘、輸出、狀態(tài)、驅(qū)動方程選用3個CP上升沿觸發(fā)的D觸發(fā)器，分別用FF0、FF1、FF2表示。輸出方程次態(tài)卡諾圖時鐘方程：FF0每輸入一個CP翻轉(zhuǎn)一次，只能選CP。選擇時鐘脈沖的一個基本原則：在滿足翻轉(zhuǎn)要求的條件下，觸發(fā)沿越少越好。FF1在t2、t4時刻翻轉(zhuǎn)，可選Q0。FF2在t4、t6時刻翻轉(zhuǎn)，可選Q0。電路圖5檢查電路能否自啟動6將無效狀態(tài)110、111代入輸出方程和狀態(tài)方程計算：電路能夠自啟動。驅(qū)動方程：第六章大規(guī)模集成電路6.1順序存取存儲器（SAM）6.2隨機存取存儲器（RAM）6.3只讀存儲器（ROM）6.4可編程邏輯器件（PLD）掌握：用ROM、PLA構(gòu)成組合邏輯函數(shù)的方法；RAM的字位擴展。了解:

順序存取存儲器（SAM）；隨機存取存儲器（RAM）；只讀存儲器（ROM）；可編邏輯陣列（PLA）的結(jié)構(gòu)及工作原理。教學基本要求

6.2隨機存取存儲器

(RAM--RandomAccessMemory)組成：由地址譯碼器、存儲矩陣、讀寫控制電路、片選控制器、輸出緩沖器組成。存儲器的容量：存儲矩陣中所含存儲單元的個數(shù)。例如：某存儲矩陣有32行、32列，則存儲器的容量為3232=1024個單元，即1K。

RAM根據(jù)地址譯碼方式的不同，分單地址結(jié)構(gòu)和雙地址結(jié)構(gòu)。

N=2n1.單地址結(jié)構(gòu)

圖6.2.3為

N字

K位單地址尋址的RAM,

有NK(2nK)個單元，可以存放N個K位信息字.

2.雙地址結(jié)構(gòu)有兩個譯碼器，行譯碼器X和列譯碼器Y。

6.2.3RAM的擴展

RAM的擴展分為字擴展和位擴展兩種。

1.位擴展

例10241位RAM構(gòu)成10244位RAM.

所需片數(shù)

=總?cè)萘?每片容量

=4各片并聯(lián)各片并聯(lián)并聯(lián)

2.字擴展

例10241位RAM構(gòu)成10244字1位RAM.

所需片數(shù)=4

加片選譯碼器

1）輸出端數(shù)N=4(總字數(shù)/每片的字數(shù))