電子教案-《數(shù)字邏輯基礎》-管庶安

數(shù)字邏輯基礎第1章邏輯代數(shù)基礎1.1概述1.2邏輯代數(shù)的基本概念1.3邏輯函數(shù)1.4邏輯函數(shù)的標準形式1.5邏輯代數(shù)的重要定理1.6邏輯函數(shù)化簡1.1概述1.1.1數(shù)字系統(tǒng)的基本概念數(shù)字系統(tǒng)：對數(shù)字信號進行加工、傳輸、和存儲的實體。

數(shù)字信號：一系列離散的數(shù)據(jù)。

舉例：用計算機播放電影

計算機就是一個典型的數(shù)字系統(tǒng)。數(shù)字量的表示形式：用“0”和“1”兩個基本邏輯量組成。

例：十進制數(shù)9用1001表示；字符A用1000001表示。邏輯運算：對兩種基本邏輯量進行的邏輯意義上的運算。

邏輯運算是對數(shù)字量進行處理的最基本運算，任何運算歸根到底是由大量的邏輯運算綜合形成的。

邏輯電路：實現(xiàn)邏輯運算的電子電路。

在邏輯電路中，一般用高電平表示邏輯“1”，用低電平表示邏輯“0”。邏輯電路的特點：抗干擾能力強、運算精確、速度高、集成度高。

1.1.2數(shù)字邏輯技術的主要內容

邏輯代數(shù)對邏輯量進行運算的規(guī)律、法則和方法。邏輯電路分析邏輯電路設計就是根據(jù)給定的功能要求，設計出邏輯電路。邏輯電路設計對于一個給定的邏輯電路，分析其工作原理，獲得該電路所具有的邏輯功能。1.2邏輯代數(shù)的基本概念1.2.1邏輯變量及基本運算邏輯常量僅有兩個：“1”和“0”，代表某命題為“真”或為“假”。

邏輯變量值可以變化的邏輯量，取值只能是0或1。邏輯變量用英文字母表示，如A、B、C、F等。

基本邏輯運算

與運算，用符號“?”表示，例如A?B或運算，用符號“+”表示，例如A+B非運算，用符號“￣”表示。例如三種基本邏輯運算的法則運算名稱法則含義與參加運算的量，只有兩個同時為“1”時，則運算結果為“1”。否則運算結果為“0”或參加運算的量，只有兩個同時為“0”時，運算結果才為“0”。否則運算結果為“1”非運算結果取相反的量。1.2.2邏輯表達式由邏輯變量、常量及基本邏輯運算符所構成的式子。

例：

“與”運算符號“?”可以省略：

邏輯運算的優(yōu)先順序：

括號可以改變優(yōu)先順序。例：1.2.3邏輯代數(shù)的公理邏輯代數(shù)的公理：從邏輯代數(shù)的基本運算法則出發(fā)，經推導得出的、具有普遍使用意義的邏輯運算規(guī)律。

公理名稱基本式對偶式10-1律2重疊律3互補律4交換律

5結合律

對偶：將基本式中的“＋”換成“?”，“?”換成“＋”，0換成1，1換成0，便得到對偶式。先列出前5條公理：1~5的證明：用枚舉法。

例：證明重疊律。已知變量A的取值僅有1或0兩種。將A=0代入A+A=A有：0+0=0，等式成立；將A=1代入A+A=A有：1+1=1，等式成立；即無論A為0還是A為1等式均成立，重疊律得證。公理名稱基本式對偶式6分配律7對合律8吸收律用推理法可證明6~7式。例：證明吸收律。吸收律得證。公理（續(xù)）公理名稱基本式對偶式9消去律10并項律11包含律用推理法可證明9~11式。例：證明消去律。消去律得證。公理（續(xù)）1.3邏輯函數(shù)1.3.1邏輯函數(shù)的定義

若邏輯變量F的值由邏輯變量A1、A2、…、An的值所決定，則稱F為A1、A2、…、An的函數(shù)，記為F值也只能為0或1。

用邏輯電路實現(xiàn)邏輯函數(shù)

輸入

輸出

1.3.2邏輯函數(shù)的表示法

用邏輯表達式表達此邏輯命題：邏輯命題：

A、B

兩人對某問題發(fā)表的意見，否定記為0，肯定記為1；

F為結果，意見不同時F的值為0，相同時F

的值為1。

用真值表表達此邏輯命題：ABF001010100111特點：簡潔、便于運用公理計算。但不夠直觀。特點：直觀。但當變量多時規(guī)模大。

用卡諾圖表達此邏輯命題：F注意：卡諾圖在分析和設計邏輯電路中具有重要地位。

例如：A=0的行和B=0的列相交的小方格的值為1，表示：當A=0、B=0時F的值為11.3.3復合邏輯——用三種基本邏輯運算組成的特殊邏輯運算

與非邏輯例：ABF001011101110與非邏輯可以表達任何復雜的邏輯。

或非邏輯例：ABF001010100110或非邏輯可以表達任何復雜的邏輯。

異或邏輯例：ABF001010100111簡記為

同或邏輯例：ABF001010100111簡記為注意1.4邏輯函數(shù)的標準形式1.4.1最小項

什么是最小項？

n個邏輯變量組成的“與”項中，所有變量以原變量或反變量的形式出現(xiàn)一次。例：對于2個邏輯變量，共可寫出4個最小項：

用mi最小項例：用二進制數(shù)0表示反變量,1表示原變量;改用十進制數(shù)表示;此十進制數(shù)就是mi

的下標.

最小項的性質

性質1

任取一組值,僅有一個最小項的值為1。

性質2

任意兩個最小項相與,結果為0。性質3

全部最小項相或,結果為1。即：

用最小項表達邏輯函數(shù)

互補律分配律重疊律例：1.4.2最大項

什么是最大項？

n個邏輯變量組成的“或”項中，所有變量以原變量或反變量的形式出現(xiàn)一次。例：對于2個邏輯變量，共可寫出4個最大項：

用Mi最大項例：用二進制數(shù)1表示反變量,0表示原變量;改用十進制數(shù)表示;此十進制數(shù)就是Mi

的下標.

最大項的性質

性質1

任取一組值,僅有一個最大項的值為0。

性質2

任意兩個最小項相或,結果1。性質3

全部最大項相與,結果為0。即：

用最大項表達邏輯函數(shù)

例：

互補律，0-1律分配律重疊律1.4.3邏輯函數(shù)表達式的轉換例：ABCF00010011010101111000101011001111F=1時的最小項F=0時的最大項注意：最小項與最大項的下標相互錯開

1.真值表法2.卡諾圖法卡諾圖的結構（以2變量卡諾圖為例）排列原則：任何兩個上下或左右相鄰的小方格對應的兩個最小項中，有且僅有一個變量發(fā)生變化。3變量卡諾圖的結構：注意：（1）應遵守排列原則；（2）四個角上的小方格也相鄰，也應遵守排列原則；（3）為了滿足（2），BC的取值順序并非由小到大，見圖中的紅色數(shù)字。4變量卡諾圖的結構：注意：（1）應遵守排列原則；（2）上下兩行上的小方格對應相鄰，如m1和m9相鄰；（3）左右兩列上的小方格對應相鄰，如m4和m6相鄰；（4）為了滿足（2）和（3），AB、CD的取值順序并非由小到大。5變量及以上的卡諾圖為多層立體結構，較復雜，操作不便。用卡諾圖表達邏輯函數(shù)

例：用卡諾圖表達（1）計算出與F對應的各最小項的值：m0=0、m1=0、m2=0、m3=1、m4=0、m5=1、m6=1、m7=1（2）將各最小項的值填入3變量卡諾圖中：3變量卡諾圖（3）由卡諾圖得到F的最小項表達式：

1.4.4邏輯函數(shù)的相等

如果兩個邏輯函數(shù)F、G具有相同的邏輯變量，且對任何一組變量取值，F(xiàn)和G的值都相等，則F=G。

例：下面的兩個函數(shù)相等：ABCFG00011001000100001100100001010011000111001.5邏輯代數(shù)的重要定理

摩根定理例：運用摩根定理可得

香農定理

如果將一個函數(shù)表達式中的原變量換成反變量，反變量換成原變量；將“＋”運算換成“?”運算，“?”運算換成“＋”運算；將常量“1”換成“0”，“0”換成“1”，則得到的新函數(shù)是原來函數(shù)的反函數(shù)。

例：運用香農定理，有：對偶定理

如果將一個函數(shù)f中的“＋”運算換成“?”運算，“?”運算換成“＋”運算；將常量“1”換成“0”，“0”換成“1”，但變量保持不變，則得到的新函數(shù)稱為原來函數(shù)的對偶函數(shù)，記為f′。

例：對偶函數(shù)為：

推論：

1.2.若，則。若有，則f稱為自對偶函數(shù)。例：是自對偶函數(shù)

1.6

邏輯函數(shù)化簡

若“與-或”表達式滿足：（1）表達式中的“與”項個數(shù)最少；（2）每個乘積項中變量個數(shù)最少。則稱為最簡“與-或”式。

1.6.1代數(shù)化簡法

例：分配律，結合律0－1律，消去律例：包含律

吸收律

包含律

。例：

1.6.2卡諾圖化簡法1基本原理

上下或左右相鄰的兩個“1”小方格可以合并為一個與項，并且消去一個變量。例：化簡

F的卡諾圖中，為1的小方格上下相鄰。上面的小方格代表的最小項中A以反變量出現(xiàn)；下面的小方格代表的最小項中A以原變量出現(xiàn)。因此，兩個最小項相“或”可消去A。操作：將相鄰小方格圈在一起。此圈稱為卡諾圈。一個卡諾圈對應一個與項，此卡諾圈為。因只有1個卡諾圈，故化簡結果為：例：化簡函數(shù)注意：紅色小方格也是相鄰格結果：例：化簡函數(shù)注意：綠色小方格與其他小方格均不相鄰結果：

若四個相鄰最小項排成一個矩形，則可合并為一個與項，并消去2個變量。合并后的結果中只包含最小項的公共因子。例：化簡函數(shù)左下角的四個小方格相鄰，在垂直方向上變量B發(fā)生了變化，A保持為1；在水平方向上變量D發(fā)生了變化，C保持為0。因此，化簡結果中消去了變量B、D，保留了公共因式。

操作：1.將四個相鄰小方格圈在一起，得與項。2.將二個相鄰小方格圈在一起，得與項ABD。注：這里重復利用了一個小方格。結果：例：化簡函數(shù)注意：紅色小方格也是相鄰格結果：注意：應盡可能圈出最大的圈，否則結果將不是最簡的。例：上例若按下面的圈法：結果雖然正確，但未達到最簡。結果：

若八個相鄰最小項排成一個矩形，則可合并為一個與項，并消去3個變量。合并后的結果中只包含最小項的公共因子。

例：化簡函數(shù)結果：

卡諾圖化簡邏輯函數(shù)的一般步驟：畫卡諾圈。構成卡諾圈的小方格必須滿足：①對應的函數(shù)值全部為1。②總數(shù)為2n個。③拼成盡可能大的矩形。2按2的要求圈出全部可能的卡諾圈，即：直到為1的所有小方格圈完為止。小方格可以重復利用，但每一卡諾圈中至少應含有一個未被其它卡諾圈使用的小方格。3一一寫出每個卡諾圈表示的“與”項。該“與”項由這樣的變量乘積組成：①沿垂直方向保持不變的斜線下方的變量。②沿水平方向保持不變的斜線上方的變量。③保持為0的采用反變量形式，保持為1的采用原變量形式。4將各卡諾圈表示的“與”項累加起來，得到化簡結果。2.1邏輯門2.2組合邏輯電路分析2.3組合邏輯設計的基本方法2.4設計方法的靈活運用2.5組合邏輯電路的險象2.6常用組合邏輯電路的設計2.7組合邏輯電路的計算機仿真第2章邏輯門與組合邏輯2.1邏輯門TTL

（Transistor-Transistor-Logic）門：

用晶體管制作。特點：速度快、負載能力強，功耗較大、集成度低。

MOS（Metal-Oxide-Semiconductor）門：用“金屬－氧化物－半導體”絕緣柵場效管制作。特點：集成度高、功耗低，速度較慢、負載能力較弱。

實現(xiàn)基本邏輯運算和復合邏輯運算的單元電路稱為邏輯門。按制作材料分為：目前，MOS門電路的性能得到極大的提高，大規(guī)模、超大規(guī)模集成電路一般采用MOS工藝制造。

TTL門CMOS門超大規(guī)模MOS集成電路2.1.1簡單邏輯門電路簡單邏輯門電路指或門、與門及非門電路，也稱基本邏輯門。

邏輯門由兩種MOS管構成：NMOS管、PMOS管。NMOS管：NMOS管的符號G柵極D漏極S源極

BN

襯底

柵極加高電平，漏極與源極間導通，D-S相當于接通的開關

柵極加低電平，漏極與源極間截止，D-S相當于斷開的開關

PMOS管：PMOS管的符號G柵極S源極D漏極

BN

襯底

柵極加低電平，源極與漏極間導通，D-S相當于接通的開關

柵極加高電平，源極與漏極間截止，D-S相當于斷開的開關

1.非門電路用NMOS管和PMOS管互補組成的CMOS非門電路。A為輸入端，F(xiàn)為輸出端。

輸入為高電平時的等效電路。

T6截止，T5導通。結果輸出端經T5接“地”，F(xiàn)為低電平。輸入為低電平時的等效電路。

T5截止，T6導通。結果電源經T6傳到輸出端，F(xiàn)為高電平。AF0110非門的真值表

非門的邏輯表達式

非門的邏輯符號

2.或門電路CMOS或門電路

A=1、B=0時的等效電路

非門串聯(lián)串聯(lián)或門的真值表

或門的邏輯表達式

或門的邏輯符號ABF0000111011113.與門電路非門串聯(lián)并聯(lián)與門的邏輯符號ABF000010100111與門的真值表

與門的邏輯表達式

F=AB2.1.2復合邏輯門電路

將常用的復合運算制成集成門電路，稱為復合邏輯門電路。

1.與非門電路與非門的邏輯符號與非門的邏輯表達式

ABF001011101110與非門的真值表或非門的邏輯符號或非門的邏輯表達式

ABF001010100110或非門的真值表2.或非門電路與或非門的邏輯符號與或非門的邏輯表達式

3.與或非門電路4.異或門、同或門同或門邏輯門符號

異或門邏輯表達式

異或門邏輯門符號

同或門邏輯表達式

“同或”實際上是“異或”之非，因此，“同或”邏輯也叫“異或非”邏輯，其邏輯功能可用“異或”門和“非”門來實現(xiàn)，故“同或”門電路很少用到。5．三態(tài)門三態(tài)門有三種輸出狀態(tài)：低阻抗的0、1狀態(tài)、高阻抗狀態(tài)。

三態(tài)門電路三態(tài)門邏輯符號

三態(tài)門真值表

EAG1

G2F00110010011010高阻態(tài)1110高阻態(tài)當E=0時，F(xiàn)=A。表示數(shù)據(jù)可以從輸入端傳向輸出端。當E=1時，無論A為何值，上管和下管均為截止，輸出端呈高阻態(tài)。輸入端與輸出端被隔離。三態(tài)門通常用于多路數(shù)據(jù)的切換。2.1.3門電路的主要外特性參數(shù)

開門電平VON與關門電平VOFF

輸出高電平VOH與輸出低電平VOL

扇入系數(shù)Nr

扇出系數(shù)Nc

VON:使輸出達到標準低電平時，應在輸入端施加的最小電平值；VOFF:使輸出達到標準高電平時，應在輸入端施加的最大電平值。VON與VOFF的差距越大，抗干擾能力越強，但所需驅動信號的幅度越大。

VOH：輸入端接低電平、輸出端開路時，器件輸出的實際電平值；VOL：輸入端接高電平、輸出端開路時器件輸出的實際電平值。

Nr:器件的輸入端數(shù)目。一般為1～5，最多不超過8。若器件的輸入端不夠，可采取級聯(lián)的方式擴展；若器件有多余的輸入端，則應在保證所需邏輯功能的前提下，將多余的輸入端接“地”或接高電平。

Nc：輸出端最多能驅動其它同類門的輸入端的個數(shù)。標準TTL門為8。

平均時延tPD

tPD：信號通過實際邏輯門時，輸出信號滯后于輸入信號的平均時間。

從輸入波形上升沿的50％處，到輸出波形下降沿的50％處之間的時間間隔定義為前沿延遲tPLH，定義tPHL為類似的后沿延遲，則平均時延為：平均時延反映了門電路的工作速度。

2.1.4正邏輯與負邏輯負邏輯：用高電平H表示邏輯值“0”，用低電平L表示邏輯值“1”。

問題：正邏輯下的與門，在負邏輯下是什么門？ABFLLLLHLHLLHHHABF000010100111ABF111101011000與門電路

用電平表示與門的功能。

注意：不管是正邏輯還是負邏輯，電平關系是一樣的。用正邏輯描述與門的邏輯功能，結果為與運算。用負邏輯描述“與門”的邏輯功能。結果為或運算。結論：正邏輯下的與門，在負邏輯下卻實現(xiàn)或邏輯運算。照此分析，可得如下結論：正邏輯下的或門，在負邏輯下實現(xiàn)與運算；正邏輯下的非門，在負邏輯下仍然實現(xiàn)非運算。

為便于區(qū)分采用何種邏輯，在邏輯符號的輸入端上加一個小圓圈表示負邏輯下的門電路符號。常用邏輯門的正邏輯和負邏輯符號如下：正邏輯負邏輯或門與門與門或門與非門或非門或非門與非門異或門同或門2.2組合邏輯電路分析

目的：已知一個邏輯電路，找出其輸入與輸出之間的邏輯關系，從而了解電路的邏輯功能。進一步地，還可以評價其設計方案的優(yōu)劣，改進和完善電路的結構；

2.2.1基本分析方法

例給定邏輯電路如圖，分析其功能，并作出評價。

給定邏輯電路圖在圖中標出有關中間量從輸入端開始逐級寫出函數(shù)表達式

化為最簡與或表達式

列出真值表

ABCF00000010010001111000101111011111分析電路的邏輯功能

分析：A、B、C三人對某事件進行表決同意用“1”表示；不同意用“0”表示。表決結果為FF=1：該事件通過；F=0：該事件未通過。結論：多數(shù)表決邏輯。

2.2.2半加器與全加器

用途：組成算術加法運算部件的重要單元電路。

先分析兩個二進制數(shù)的相加過程：最低位的情況：兩個一位二進制加數(shù)參加運算，并產生本位的和及進位位。具有這種功能的算術加法電路稱為半加器。

其它位的情況：除兩個一位二進制加數(shù)外，低一級的進位也要參加運算，并產生本位的和及進位位。具有這種功能的算術加法電路稱為全加器。半加器的框圖邏輯符號邏輯符號全加器的框圖例2.2分析如圖半加器電路。

根據(jù)表達式寫出真值表ABCOS0000010110011110半加器電路根據(jù)電路寫出輸出表達式分析：已知一位二進制數(shù)的算術運算規(guī)則：

對比真值表可知：和的低位與S

一致、進位位與CO一致。結論：圖示電路實現(xiàn)了半加器。例2.2分析如圖全加器電路。

全加器電路根據(jù)電路寫出輸出表達式COABCOS0000000101010010111010001101101101011111根據(jù)表達式寫出真值表對比算術運算結論：圖示電路實現(xiàn)了全加器。對比真值表可知：和的低位與S

一致，進位位與CO一致。分析二進制數(shù)加法運算的實現(xiàn)

被加數(shù)：加數(shù)：和：

將其逐為相加，較低位相加產生的進位參與較高位相加。最后輸出各位和、最高位的進位Co。

特點：

實現(xiàn)方法簡便，但電路的工作速度較慢。因為較高位要完成運算，必須要有較低位送來的進位。在較低位完成運算之前，較高位的輸出是不真實的。最終完成運算花費的時間是各級加法器的時延之和。解決辦法：采用先行進位的方案（后續(xù)課程中討論）。

2.2.3編碼器與譯碼器

編碼器：改變原始數(shù)據(jù)的表示形式，以便存儲、傳輸和處理。譯碼器：將編碼后的數(shù)據(jù)變換為原始數(shù)據(jù)的形式。1.3－8譯碼器

電路結構分析：CBA為3位二進制碼輸入，F(xiàn)7…F0為8路輸出。寫出邏輯表達式：由表達式列出譯碼器的真值表

ABCF7

F6

F5

F4

F3

F2

F

1

F00001111111000111111101010111110110111111011110011101111101110111111101011111111101111111分析:當輸入ABC=000時，只有F0=0，其他輸出都為1；當輸入ABC=001時，只有，其余全為1；……結論:實現(xiàn)將輸入的二進制碼譯為相應輸出線上的低電平。2.8421碼至格雷碼編碼器

8421碼：用四位二進制碼B8B4B2B1表示一個十進制數(shù)N的編碼。四個二進制位由高到低的權分別為8、4、2、1：

N=8×B8+4×B4+2×B2+1×B1

例如，十進制數(shù)5用8421碼表示為：8×0

+4×1

+2×0+1×1=5

即：5=(0101)8421格雷碼：對二進制形式表示的碼作如下變換得到的碼。

例如,將二進制碼0101變換為格雷碼,變換操作為:二進制碼0101格雷碼0111例:分析如圖的格雷碼編碼器格雷碼編碼器電路根據(jù)表達式寫出真值表根據(jù)電路寫出輸出表達式B8

B4

B2

B1F7

F6

F5

F400000000000100010010001100110010010001100101011101100101011101001000110010011101格雷碼的特點：任何兩個相鄰碼字只有一位不同，減少信號跳變的幾率，從而減少干擾。3.鍵盤編碼器功能：某編號的按鍵按下時，輸出相應的8421碼。

注：按鍵未壓下時，觸點經電阻與地接通，向電路輸入低電平；按鍵壓下時，觸點與電源VDD接通，向電路輸入高電平。

電路：邏輯表達式真值表K9K8K7K6K5K4K3K2K1K0B3B2B1B0000000000100000000000010000100000001000010000000100000110000010000010000001000000101000100000001100010000000011101000000001000100000000010018421碼2.2.4總線收發(fā)器

總線:各種數(shù)據(jù)的公共傳輸通道?？偩€發(fā)送器的功能:多路數(shù)據(jù)通過總線發(fā)送或接收：

EN：收發(fā)允許控制信號

EN=0，允許數(shù)據(jù)傳輸；

EN=1，A、B端呈高阻態(tài)，總線可用于其他部件之間的數(shù)據(jù)傳輸。DIR：數(shù)據(jù)傳輸方向控制信號DIR=0，總線上的數(shù)據(jù)可從B端傳到A端；DIR=1，A端的數(shù)據(jù)可傳到總線上。

8位總線收發(fā)器示意圖

一位總線收發(fā)器電路圖

輸入輸出功能說明ENDIRG1

G20010G1高阻，G2開通0101G2高阻，G1開通1011G1、G2呈高阻1111G1、G2呈高阻邏輯表達式

真值表

集成8路總線收發(fā)器74HC245的內部邏輯電路圖，其中表示0有效。

2.3組合邏輯設計的基本設計方法

例：判斷一個4位二進制數(shù)是否大于9。組合邏輯設計：根據(jù)給定的邏輯命題，設計出能實現(xiàn)其功能的邏輯電路。步驟1

分析命題，規(guī)劃待設計電路的基本框架

輸入：4位二進制數(shù)DCBA

輸出：判斷結果F

求解：邏輯函數(shù)F（D,C,B,A）要設計的電路需要：4個輸入端D，C，B，A，用于輸入4位二進制數(shù)；1個輸出端F，輸出判斷結果。規(guī)定F=1表示輸入大于9。步驟2建立描述問題的邏輯函數(shù)作真值表：（1）將DCBA的全部組合值無遺漏地列出；（2）根據(jù)邏輯命題填寫F的值DCBAF00000000100010000110010000101001100011101000010010101011011111001110111110111111由真值表寫出函數(shù)F的最小項表達式：

根據(jù)邏輯命題填寫步驟3化簡邏輯函數(shù)

（1）由表達式作卡諾圖；（2）由卡諾圖化簡邏輯函數(shù)步驟4畫出具體電路

由化簡后的邏輯函數(shù)作電路。為了用同一種門實現(xiàn)，對化簡后的邏輯函數(shù)作變換，再作出電路：2.4設計方法的靈活運用2.4.1邏輯表達式的合理變換

例：

設計一個數(shù)值比較器，能比較兩個2位二進制正整數(shù)的大小。

步驟1規(guī)劃電路框架

輸入：X=X1X2，Y=Y1Y2輸出：比較結果Z。當X≥Y時，Z=1，否則Z=0。

步驟2建立邏輯函數(shù)列真值表；

X1X2

Y1Y2Z00001000100010000110010010101101100011101000110011101011011011001110111110111111按最大項之積形式寫出的邏輯表達式：

步驟3化簡邏輯函數(shù)按0方格圈出卡諾圈，得到Z的反函數(shù)：

或

或

或

（1）

（3）

（2）

（1）

（2）

（3）

步驟4畫出電路2.4.2利用無關項簡化設計無關項：在某些實際問題中，輸入變量的某些取值根本不會出現(xiàn)，或即使出現(xiàn)了也不予關心。這樣的取值稱為無關項。利用無關項可簡化邏輯設計。

例：

設計水箱水位高度指示器。步驟1規(guī)劃電路框架輸入：探測針D、C、B、A。間距均為1米，與水接觸的探針上產生低電平，否則產生高電平。輸出：高度值Y=Y2Y1Y0（三位二進制數(shù)）。水位探測示意圖

水位指示邏輯的電路框架步驟2建立邏輯函數(shù)

DCBAY2Y1Y000001000001???0010???0011???0100???0101???0110???0111???10000111001???1010???1011???11000101101???11100011111000表中，紅色行的輸入值不會出現(xiàn)，將其作為無關項考慮。對應的輸出記為?。寫出輸出的邏輯表達式：4米3米1米0米2米水位步驟3化簡邏輯函數(shù)，畫出電路注：在合并方格時，?既可視為0，也可視為1，怎樣對化簡有利就怎樣確定。

2.4.3用分析法實現(xiàn)設計分析法：分析實際問題的規(guī)律性，找出其中的基本操作步驟，對各步驟用邏輯電路予以實現(xiàn)，再把它們有機地結合為一個整體。例：設計一個乘法器，實現(xiàn)兩個2位二進制數(shù)相乘。算術運算與邏輯運算對比：結論：一位二進制數(shù)的算術乘對應于邏輯“與”。問題：多位二進制數(shù)的代數(shù)乘又是怎樣的呢？算術運算對應的邏輯運算以兩個2位二進制數(shù)相乘為例說明：乘數(shù)B1B0乘數(shù)A1A0B0×

A0及B0×

A1B1×

A0及B1×

A1C1：A1×B0+B1×

A0的進位C2：C1+B1

×

A1的進位結論：畫出電路：2.5組合邏輯電路的險象什么是險象？

信號經過邏輯門會產生時延。時延的大小與信號經歷的門數(shù)。因此，輸入信號經過不同的途徑到達輸出端需要的時間也不同。這一因素不僅會使數(shù)字系統(tǒng)的工作速度降低，使信號的波形參數(shù)變壞，而且還會在電路中產生所謂“競爭—冒險”現(xiàn)象。

2.5.1險象的產生與分類

設有邏輯函數(shù)電路無時延時，B=1，C=1，A變化的工作波形。應有：F=1考慮時延時，B=1，C=1，A變化的工作波形。F出現(xiàn)不應有的“毛刺”毛刺險象的分類按險象脈沖的極性分：若險象脈沖為負極性脈沖，則稱為“0”型險象；若險象脈沖為正極性脈沖，則稱為“1”型險象。按輸入變化前后，“正常的輸出”是否應該變化分：若輸出本應靜止不變，但險象使輸出發(fā)生了不應有的短暫變化，則稱為靜態(tài)險象；在輸出應該變化的情況下出現(xiàn)了險象，則稱為動態(tài)險象。四種組合險象示意：

2.5.2險象的判斷與消除

1.用代數(shù)法判斷及消除險象

繼續(xù)考察函數(shù)令B=1、C=1保持不變，令A變化，有：

因

多經過非門，比A的變化有延時，故出現(xiàn)險象。再看，對F作變換：？？上式中出現(xiàn)或形式的項，這樣的項會產生險象。

對于邏輯表達式，考察變化、其他量不變時是否產生險象，則將其他量的固定值代入式中。若得到的表達式含有形如或形式的項，則該邏輯表達式可能產生險象。

險象判斷法：（1）考察變量A。讓B、C取不同的值，求F的表達形式。結果：當B=1、C=1時，有，險象產生。例：判斷函數(shù)描述的邏輯電路是否可能產生險象

（2）考察變量C。讓A、B取不同的值，求F的表達形式：結果：無論A、B取何值，電路均不產生險象。BCF險象？00A0110A+A11√

ABF險象？00C01C10111

注意：競爭并非一定產生險象。產生險象的競爭稱為臨界競爭,不產生險象的競爭稱為非臨界競爭。

消除險象的辦法：增加冗余項BC

冗余項消除辦法：增加卡諾圈④（見紅虛線圈），使①、②“連通”。即：增加一個冗余項BC，使最終得到的電路如圖。

2.用卡諾圖法判斷及消除險象繼續(xù)考察函數(shù)作出卡諾圖，卡諾圈①、②相切，相切處BC不變，A發(fā)生變化，因此產生險象。結論：相切的卡諾圈會產生險象。3.用選通法避開險象險象只是一種暫態(tài)過程，待電路進入穩(wěn)態(tài)后，輸出量即恢復成正確值。因此，使用一個選通脈沖，對穩(wěn)態(tài)下的輸出量取樣，就能避開險象，獲得正確的輸出。

2.6常用組合邏輯電路設計2.6.18421碼加法器設：X=X3X2X1X0、Y=Y3Y2Y1Y0為8412碼，C-1為來自低位的進位。

X、Y及C-1按十進制相加，產生的和為Z、進位為W。怎樣實現(xiàn)按十進制相加？先看手工演算過程：（1）設，，，則。因S≤9，故S就是所求的Z，且進位W為0。（2）設，，，則。因S>9，故S不是所求的Z，須對S進行加6修正,而W應為1。8412碼加法器設計如下步驟1規(guī)劃電路框架“加6修正”電路應具備的功能：①應能判斷輸入是否大于9，以決定是“加6”還是不加。②要有一個二進制加法器，被加數(shù)為，加數(shù)固定為6或0。關鍵:怎樣實現(xiàn)“輸入＞9判斷邏輯”?下圖中,R為判斷結果輸出端。若輸入>9,則R=1?！凹?修正”電路中的輸入＞9判斷邏輯總邏輯框圖輸入輸出R輸入輸出R十進制數(shù)C3S3S2S1S0十進制數(shù)C3S3S2S1S0000000010010101100001011010111200010012011001300011013011011400100014011101500101015011111600110016100001700111017100011801000018100101901001019100111注意：表中只列出了輸入為0~19的情況，因為兩個一位十進制數(shù)及進位C3相加，其和不會超過19。

寫出邏輯函數(shù)：步驟2建立“輸入＞9判斷邏輯”的邏輯函數(shù)步驟3化簡邏輯函數(shù)由卡諾圖化簡R中的項。

步驟4畫出電路圖2.6.2七段譯碼器數(shù)碼管內的各個筆劃段由LED（發(fā)光二極管）制成。每一個LED均有一個陽極和一個陰極，當某LED的陽極接高電平、陰極接地時，該LED就會發(fā)光。

各個LED的陰極全部接地；陽極由外部驅動，高電平有效。

七段譯碼器邏輯電路的功能：將一位8421碼DCBA譯為驅動數(shù)碼管各電極的7個輸出量a～g。例如，要使數(shù)碼管顯示“0”字形，則g段不亮，其它段都亮，即要求：

abcdefg=1111110

h是小數(shù)點，另用一條專線驅動，不參加譯碼。

七段譯碼器邏輯的真值表

DCBAabcdefg00001111110000101100000010110110100111111001010001100110101101101101101011111011111100001000111111110011111101用卡諾圖化簡后的邏輯表達式畫出電路：

2.6.3多路選擇器與多路分配器

1多路選擇器

基本功能：對輸入的幾路數(shù)據(jù)進行選擇，讓其中的某一路數(shù)據(jù)輸出。結構：D3~D0是4路輸入，F(xiàn)為輸出，S1S0是選擇控制信號。輸出與輸入之間的關系

：S1

S0F00D001D110D211D3擴展功能：在組合邏輯設計中常用來實現(xiàn)各種邏輯函數(shù)。一般地，N個選擇控制端可以對2N路數(shù)據(jù)進行選擇，其邏輯表達式為：例：用4路選擇器分別實現(xiàn)邏輯函數(shù)：（1），對照輸出與輸入之間的關系，將A、B分別與S0、S1對應，并令，有：（2）類似地，令，有：將圖2.58中的改為0001，即可實現(xiàn)函數(shù)。

結論：用多路選擇器實現(xiàn)邏輯函數(shù)的方法是：將選擇信號視為邏輯輸入變量，將多路輸入數(shù)據(jù)視為控制信息。不同的控制信息將產生不同的邏輯函數(shù)，4路選擇器可實現(xiàn)任意2變量的邏輯函數(shù)。

2多路分配器基本功能：將輸入的一位數(shù)據(jù)，有選擇性地從多個輸出端中的某一個輸出。結構：D是1路輸入，F(xiàn)3~F1為4路輸出，S1S0是選擇控制信號。輸出與輸入之間的關系

：S1

S0F3F2F1

F000D000010D00100

0D01100

0D擴展功能：在組合邏輯設計中常用來實現(xiàn)各種邏輯函數(shù)。例：用4路分配器實現(xiàn)邏輯函數(shù)：令，并增加一個輔助或門，即可達到目的。

第3章觸發(fā)器與時序邏輯分析

3.1時序邏輯電路模型3.2觸發(fā)器3.1時序邏輯電路模型

什么是時序邏輯電路？

組合邏輯:當前的輸出只與當前時刻的輸入有關，與過去的輸入歷史無關。

時序邏輯:當前的輸出不僅與當前的輸入有關，而且與過去的輸入歷史有關。

時序邏輯電路模型：對于組合邏輯部分，輸入分為：外部輸入x1~xp；內部輸入

y1~yv輸出分為：外部輸出z1~zq；內部輸出

w1~wu存儲電路接收w1~wu，并予以記憶；輸出y1~yv就是記憶的內容用兩組邏輯表達式共同描述時序邏輯電路的功能：

因w是x和y的函數(shù)，故

該方程組表明，時序邏輯電路的外部輸出和次態(tài)都是外部輸入和現(xiàn)態(tài)的函數(shù)。

w

稱為激勵函數(shù)。

輸出函數(shù)

次態(tài)函數(shù)

存儲電路由若干觸發(fā)器組成.y1~yv稱為時序邏輯電路的狀態(tài)。一般，電路的狀態(tài)在輸入發(fā)生變化前后是不一樣的，分別稱為現(xiàn)態(tài)和次態(tài)，記為y（n）和y（n+1），簡記為y和y（n+1）

。3.2觸發(fā)器

有兩個互補的輸出端:Q

和,用于指示當前所處的狀態(tài)。

“1”態(tài)時Q端輸出高電平，“0”態(tài)時Q端輸出低電平。

有一組輸入信號：通常為1~3個，作用：令觸發(fā)器狀態(tài)發(fā)生轉移

有兩個穩(wěn)定狀態(tài):“0”狀態(tài)、“1”狀態(tài)；觸發(fā)器:具有記憶功能的電子器件?，F(xiàn)態(tài)：輸入作用前的狀態(tài)，記作和，簡記為Q

和。次態(tài)：輸入作用后的狀態(tài)，記作和。

3.2.1基本R-S觸發(fā)器

1用與非門構成的基本R-S觸發(fā)器

電路邏輯符號R：復位（Reset）端S：置位（Set）端

工作原理

若R=1、S=1，則：

只要保持R=1、S=1不變，狀態(tài)將一直保持下去。

若R=0、S=1，則：

R=1S=1S=0R=1S=1如果

若R=1、S=0，則：

R=11S=1R=000R=1S=1如果10

若R=0、S=0，則：

110011??在R=0、S=0期間：當返回R=1、S=1時：狀態(tài)不確定保證R-S觸發(fā)器正常工作必須滿足的條件：R和S不能同時為0。結論：（1）不論現(xiàn)態(tài)是什么，在R端施加低電平能將現(xiàn)態(tài)強制性地轉換到“1”態(tài)；

在S端施加低電平能將現(xiàn)態(tài)強制性地轉換到“0”態(tài)；

R和S不能同時施加低電平。（2）R和S端的有效電平為低電平

邏輯功能

RSQn+1功能說明00Ф

不定010置0101置111Q不變功能表

QQn+1RS=00RS=01RS=11RS=100Ф

0011Ф

011狀態(tài)表

將功能表改寫為狀態(tài)表次態(tài)卡諾圖Qn+1次態(tài)方程：約束方程：用狀態(tài)表描述邏輯功能

特征方程用特征方程描述邏輯功能

由卡諾圖導出次態(tài)方程RSQn+1功能說明00Q不變011置1100置011Ф不定功能表

電路邏輯符號（注意小圓圈的位置）次態(tài)方程：約束方程：結論：（1）不論現(xiàn)態(tài)是什么，在R端施加高電平能將現(xiàn)態(tài)強制性地轉換到“0”態(tài)；

在S端施加高電平能將現(xiàn)態(tài)強制性地轉換到“1”態(tài)；

R和S不能同時施加高電平。（2）R和S端的有效電平為高電平2用或非門構成的基本R-S觸發(fā)器基本R-S觸發(fā)器的缺點：（1）存在約束關系，操作不便；（2）對R、S要求嚴格，要相互配合，準確實時。3時鐘控制R-S觸發(fā)器改進措施：

先施加好R、S信號，再用另一個統(tǒng)一、標準的信號實施觸發(fā)。時鐘信號，簡稱時鐘，記為CP或CLK

基本R-S觸發(fā)器控制門工作原理：當CP=0時，G3、G4門被封鎖，不管R、S如何變化，G3、G4門都輸出1。觸發(fā)器的狀態(tài)不會改變。當CP=1時，G3、G4開放，R、S經過G3、G4門反相后，分別施加到G1、G2門。

注意：有效電平變?yōu)楦唠娖健?/p>

RSQn+1功能說明00Q不變011置1100置011Ф不定QQn+1RS=00RS=01RS=11RS=1000

1Ф0111Ф0鐘控R-S觸發(fā)器的邏輯符號狀態(tài)圖注意：（1）R、S端無小圓圈，即高電平為有效電平；（2）C（鐘控端）無小圓圈，即高電平期間CP有效。鐘控R-S觸發(fā)器的描述功能表

狀態(tài)表

邏輯符號狀態(tài)圖：描述時序邏輯電路的重要工具。圓圈表示狀態(tài)，圈中標上狀態(tài)值。箭頭線表示狀態(tài)的轉移，線旁的值為發(fā)生狀態(tài)轉移的條件；圖旁標明各輸入變量的名稱及組合次序。次態(tài)方程：約束方程：結合約束條件，可得到特征方程由狀態(tài)表或狀態(tài)圖可作出次態(tài)的卡諾圖由卡諾圖化簡可得到次態(tài)方程鐘控R-S觸發(fā)器的特點：（1）降低了對R、S信號變化的實時性要求。

當時鐘處于無效電平時，封鎖了電路的輸入，在時鐘作用之前，有足夠的時間準備好R、S信號；當時鐘作用時，R、S信號已穩(wěn)定，觸發(fā)器就能可靠地按要求翻轉。通常，時鐘信號就是同步時序邏輯的公共時鐘，整個電路按時鐘節(jié)拍有序工作。

（2）仍然存在約束條件，存在“空翻”。

在鐘控有效此期間，如果輸入信號發(fā)生多次變化，將引起觸發(fā)器發(fā)生多次翻轉，其中只有某一次翻轉是我們所希望的，其它翻轉稱為“空翻”。

3.2.2常用觸發(fā)器

1D觸發(fā)器

目的：解決輸入約束問題。

基本R-S觸發(fā)器控制門工作原理：（1）CP=0：G3、G4被封鎖，D的變化不能傳到G1、G2，觸發(fā)器保持狀態(tài)。（2）CP=1：G3、G4門開放，D經G3、G4轉換成一對互補信號送到G1、G2。若D=0，則RS=01，Q=0；若D=1，則RS=10，Q=1。結論：（1）RS不可能為11，從而消除了狀態(tài)不確定，解決了輸入約束問題。（2）“空翻”現(xiàn)象依然存在。電路邏輯符號

D觸發(fā)器的描述DQn+1功能說明00置011置1QQn+1D=0D=100

1101由功能表得到狀態(tài)表功能表狀態(tài)表狀態(tài)圖12-122-2由狀態(tài)表得到卡諾圖由狀態(tài)表得到狀態(tài)圖也可以由狀態(tài)圖得到卡諾圖由卡諾圖化簡得到特征方程3特征方程維持阻塞D觸發(fā)器目的：解決“空翻”問題。

電路邏輯符號維持阻塞線路的作用：僅當CP的上升沿出現(xiàn)的一瞬間，D端的數(shù)據(jù)才能置入觸發(fā)器。注意：時鐘輸入端無小圓圈，表示上升沿觸發(fā)邊沿觸發(fā)方式：僅在時鐘邊沿瞬間起觸發(fā)作用，抗干擾能力強。這里為上升沿觸發(fā)。也有下降沿觸發(fā)的。RD和SD的用途：

RD：直接復位端，低電平有效

SD：直接置位端，低電平有效注意：不允許RD和SD同時有效2.J-K觸發(fā)器

目的：引入兩種新功能——（1）自動翻轉功能；（2）現(xiàn)態(tài)保持功能。

工作原理：當CP

上跳時，有：（1）現(xiàn)態(tài)保持功能。

若J=0，K=0，CP的輸入被封鎖，現(xiàn)態(tài)不變。

（2）置0功能。

若J=0，K=1，G4被封鎖，若Q=1，CP上跳將導致G3的輸出端下跳，翻轉為Qn+1=0；若Q=0，G3和G4都被封鎖，CP的上跳不起作用,Qn+1=0；（3）置1功能。若J=1，K=0，由電路的對稱性，無論現(xiàn)態(tài)為何，CP上跳將置1觸發(fā)器。（4）自動翻轉功能。

若J=1，K=1，若現(xiàn)態(tài)Q=0、，則G3被封鎖、G4開放，CP上跳將置1觸發(fā)器。若現(xiàn)態(tài)Q=1，則與上述過程相反，CP上跳將置0觸發(fā)器。注意：CP=1時存在空翻。

主從J-K觸發(fā)器目的：改進電路，克服CP=1時存在的空翻。

主觸發(fā)器：

CP上升沿觸發(fā)后，從觸發(fā)器

維持前一狀態(tài)不變。

因有從觸發(fā)器前一狀態(tài)的封鎖，主觸發(fā)器不會發(fā)生空翻。主從J-K觸發(fā)器的特點：（1）后沿型觸發(fā)器，無空翻現(xiàn)象發(fā)生。（2）有兩個輸入使能端，具有4種功能，便于使用。

（3）CP上升沿采樣J-K值，CP下降沿新狀態(tài)才被輸出。

從觸發(fā)器：

CP下跳沿觸發(fā)，將主觸發(fā)器的狀態(tài)置入從觸發(fā)器。

注意：時鐘輸入端有小圓圈，表示下降沿觸發(fā)電路邏輯符號主從J-K觸發(fā)器的描述由功能表得到狀態(tài)表功能表狀態(tài)表狀態(tài)圖12-122-2由狀態(tài)表得到卡諾圖由狀態(tài)表得到狀態(tài)圖也可以由狀態(tài)圖得到卡諾圖由卡諾圖化簡得到特征方程3JKQn+1功能說明00Q不變011置1100置011翻轉QQn+1JK=00JK=01JK=11JK=1000

01111001特征方程3.T觸發(fā)器

目的：實際中僅需要自動翻轉和現(xiàn)態(tài)保持功能。

構成：僅需將J-K端連起來作為T輸入端。

T觸發(fā)器的描述：TQn+1功能說明0Q不變1翻轉功能表由功能表得到狀態(tài)表1QQn+1T=0