深圳2024年會計從業(yè)資格《會計基礎(chǔ)》模擬試卷

緒論

頻率合成器的FPGA設(shè)計實現(xiàn)

1緒論

1.1頻率合成技術(shù)的背景

1）干脆頻率合成

干脆頻率合成理論大約在20世紀(jì)30年頭中期起先形成，當(dāng)時是利用單個或多個不同

頻率的晶體振蕩器作為基準(zhǔn)信號源，經(jīng)過倍頻、分頻、混頻等途徑干脆產(chǎn)生很多離散頻

率的輸出信號，這就是最早應(yīng)用的頻率合成器，稱之為干脆式頻率合成器.采納單一個

或多個不同頻率的晶體振蕩器作為基準(zhǔn)信號源，經(jīng)過具有加減乘除四則運算功能的混頻

器、倍頻器、分頻器和具有選頻功能的濾波器的不同組合來實現(xiàn)頻率合成。利用不同組

合的四則運算，即可產(chǎn)生大量的、頻率間隔較小的離散頻率系列。依據(jù)參考頻率源的數(shù)

目和四則運算電路組合的不同，干脆式頻率合成器有著很多不同的形式.如可由較多晶

體振蕩器或頻率源同時供應(yīng)基準(zhǔn)頻率，或僅由一個或少數(shù)幾個晶體振蕩器供應(yīng)基準(zhǔn)頻率。

盡管合成器僅輸入?個參考頻率，但只需變更各倍頻次數(shù)和分頻器的分頻數(shù)，即可獲得

一系列的離散頻率。

2）鎖相頻率合成

相位反饋理論和鎖相技術(shù)應(yīng)用于頻率合成領(lǐng)域，產(chǎn)生了間接式頻率合成器。所謂間

接式是指合成器的輸出信號不是干脆從參考源經(jīng)過變換而得，而是由鎖相環(huán)的壓控振蕩

器間接產(chǎn)生所須要的頻率輸出，所以，間接式頻率合成器又稱為鎖相頻率合成器.它是

基于鎖相環(huán)路的同步原理，從?個高精確度、高穩(wěn)定度的參考晶體振蕩器綜合出大量離

散頻率的一種技術(shù)。鎖相頻率合成器由基準(zhǔn)頻率產(chǎn)生器和鎖相環(huán)路兩部分構(gòu)成?；鶞?zhǔn)頻

率產(chǎn)生器為合成電路供應(yīng)一個或幾個高穩(wěn)準(zhǔn)的參考頻率，鎖相環(huán)路則利用其良好的窄帶

跟蹤特性，使頻率精確地鎖定在參考頻率或其某次諧波上，并使被鎖定的頻率具有與參

考頻率一樣的頻率穩(wěn)定度和較高的頻譜純度［21。由于鎖相環(huán)路具有良好的窄帶濾波特

性，故其輸出信號質(zhì)量較干脆式頻率合成器得到明顯的改善。鎖相技術(shù)在頻率合成中的

勝利應(yīng)用，使頻率合成技術(shù)獲得突破性進展。鎖相頻率合成器的結(jié)構(gòu)簡潔、輸出頻率成

分的頻譜純度高，而且易于得到大量的離散頻率等優(yōu)點引起了人們的極大關(guān)注，為頻率

合成器的廣泛應(yīng)用打卜.了基礎(chǔ)。在鎖相頻率合成器中，輸出頻率系列是由壓控振蕩器（NC0）

產(chǎn)生的。該頻率在環(huán)路的鑒相器中，不斷地與來自石英晶體振蕩器的基準(zhǔn)頻率進行相位

比較，并通過比較后產(chǎn)生的誤差信號對振蕩頻率進行校準(zhǔn)，使輸出頻率系列中的任一頻

率均具有與基準(zhǔn)頻率相同的頻率穩(wěn)定度［41。由于鑒相器要求進行相位比較的兩輸入頻率

在數(shù)值上相等，由此形成了多種鎖相頻率合成的方法，其中主要有：脈沖限制鎖相法和

數(shù)字鎖相合成法。

3）干脆數(shù)字頻率合成

數(shù)字技術(shù)的飛速發(fā)展，使頻率合成技術(shù)也躍上了一個新的臺階。1971年，美國學(xué)者

J-Tierney,C?M?Rader利B-Gold提出了以全數(shù)字技術(shù)從相位概念動身，干脆合成所需

波形的?種新的頻率合成原理，形成了第三代頻率合成方案一一DDso限于當(dāng)時的技術(shù)和

器件水平，它的性能指標(biāo)尚不能與己有的技術(shù)相比，故未受到重視。

1.2頻率合成器的發(fā)展?fàn)顩r

隨著現(xiàn)代電子技術(shù)的發(fā)展，在通訊、雷達、宇航、電視廣播、遙控遙測和電子測量

等運用領(lǐng)域，對信號源的頻率穩(wěn)定度、頻譜純度、范圍和輸出頻率提出了越來越高的要

求。為了提高頻率穩(wěn)定度，常常采納晶體振蕩器等方法來解決，但已不能滿意眾多應(yīng)用

場合的要求，很多應(yīng)用領(lǐng)域?qū)π盘栴l率的穩(wěn)定性要求起來越高，而且不僅須要單一的固

定頻率，還須要多點頻率。為了解決這個問題，于是產(chǎn)生了頻率合成技術(shù)。頻率合成就

是將具有低相位噪聲、高精度和高穩(wěn)定度等綜合指標(biāo)的參考頻率源經(jīng)過電路上的混頻，

倍頻或分頻等信號處理以便對其進行數(shù)學(xué)意義上的加、減、乘、除等四則運行，從而產(chǎn)

生大最具有同樣精度的頻率源，實現(xiàn)頻率合成的電路叫頻率合成器。頻率合成技術(shù)起源

于二十世紀(jì)30年頭，至今已有七十多年的歷史。

早期的頻率合成器是由一組晶體振蕩器組成的，要輸出多少個頻率點，就須要多少

個晶體。頻率的切換由人工來完成，頻率的精確度和穩(wěn)定度主要由晶體來確定，很少與

電路有關(guān)。后來這種合成方式被非相干合成的方法所代替。非相干合成雖然也運用了晶

體，但它的工作方式是以少量的晶體產(chǎn)生很多頻率。與早期的合成方式相比，成本降低

了，而穩(wěn)定性提高了。但是研制由多塊開關(guān)晶體所組成的晶體振蕩器是一個特別困難的

任務(wù)，而且成本高，不經(jīng)濟。所以后來科學(xué)家又樨出了相干合成法。最早的相干合成法

是干脆頻率合成(DirectFrequencysynthesis)0干脆頻率合成是利用混頻、倍頻、分

頻的方法由參考源頻率經(jīng)過加、減、乘、除運算干脆組合出所要需頻率的方法。不過，

干脆合成也可以用多個基準(zhǔn)源通過上述方式得到所需的頻率。這種方法由于頻率切變速

度快，相噪低使之在頻率合成領(lǐng)域占有重要地位，但因干脆式頻率合成器雜散多，體積

大，探討困難，成本也令人不行接受，故該方案已基本被淘汰。

在干脆頻率合成之后出現(xiàn)了間接頻率合成(IndirectFrequencySynthesis)。間接

頻率合成包括模擬間接頻率合成(注入鎖相、模擬環(huán)鎖相、取樣鎖相)，鎖相環(huán)頻率合成,

數(shù)字鎖相頻率合成。這種方法主要是將相位反饋理論和鎖相技術(shù)運用于頻率合成領(lǐng)域，

它的主要代表是鎖相環(huán)Pu,(Ph蹴-LockodLoop)頻率合成，被稱為其次代頻率合成技術(shù)。

現(xiàn)在最常用的結(jié)構(gòu)是數(shù)?；旌系逆i相環(huán)，即數(shù)字鑒相器、分頻器、模擬環(huán)路濾波和壓控

振蕩器的組成方式，因具有相噪低，雜散抑制好，輸出頻率高，價格便宜等優(yōu)點至今仍

在頻率合成領(lǐng)域占有重要地位。目前已有很多性能優(yōu)良的單片PLL頻率合成器面市，典型

的有Motorola公司的MC145191、Oualcomm公司的Q3236、NationalSemiconductor公司的

LMX2325、LMX2326,LMX2330。這極大地推動了PLL頻率合成方式的應(yīng)用f2。眾所周知，

傳統(tǒng)的鎖相環(huán)頻率合成器，每當(dāng)編程分頻器分頻比變更1時，所得到的輸出頻率的變更量

即為參考頻率f。為提高頻率辨別率，就必需減小參考頻率f,結(jié)果就使頻率切換時間變

長。因此，頻譜純度、換頻速度以及頻率間隔是相互沖突的。為了解決這對沖突，1969

年DANA試驗室有限公司獨創(chuàng)了一種利用單環(huán)頻率合成器來減小頻率間隔的新方法一“小

數(shù)分頻”。這種新奇、獨特的單環(huán)小數(shù)分頻頻率合成器一經(jīng)問世就受到各方面的關(guān)注和

青睞，大有取代傳統(tǒng)的多環(huán)結(jié)構(gòu)合成器的趨勢，是一種有效的新奇頻率合成器。隨著數(shù)

字信號理論和超大規(guī)模集成電路VLSI的發(fā)展，在頻率合成領(lǐng)域誕生了一種革命性的技術(shù)，

那就是上世紀(jì)七十年頭出現(xiàn)的干脆數(shù)字頻率合成DDS(DirectDigtalfrequency

Synthesis),它的出現(xiàn)標(biāo)記著頻率合成技術(shù)邁進了第三代。

1.3本課題探討的內(nèi)容和意義

緒論

本次設(shè)計是利用可編程器FPGA完成一個DDS系統(tǒng)，雖然但是用用FPGA實現(xiàn)DDS技術(shù)在

某些方向存在著DDS芯片不能取代的優(yōu)勢，用FPGA實現(xiàn)DDS技術(shù)比較敏捷，可以產(chǎn)生多種

調(diào)制方式，多種組合方式，并且可以實現(xiàn)多個DDS芯片的功能，更加集成。專用的DDS芯

片在限制方式、置頻速率等方面與系統(tǒng)的要求差距很大，這時假如用高性能的FPGA器件

設(shè)計符合自己須要的DDS電路就是一個很好的解決方法，而且還可以降低外國對高性能

DDS芯片禁運的風(fēng)險。

本論文主要是用FPGA實現(xiàn)干脆頻率合成器DDS的目的。DDS即干脆頻率合成器，主

要是由相位累加器，相位調(diào)制器，正弦波數(shù)據(jù)表（ROM）和D/A轉(zhuǎn)換器構(gòu)成。每來一個時

鐘CLOCK,加法器就將頻率限制字與累加寄存器輸出的累加相位數(shù)據(jù)相加，相加的結(jié)果

又反饋至累加寄存器的數(shù)據(jù)輸入端，以使加法器在下一個時鐘脈沖的作用下接著與頻率

限制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率限制字進行線性相位累加。

由此可以看出，在每一個時鐘脈沖輸入時，相位累加器便把頻率限制字累加一次，相位

累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻

率。在這當(dāng)中，運用了PLL提高和穩(wěn)定輸出頻率，同時數(shù)據(jù)存儲表中存儲不同的波形數(shù)

據(jù)，有三角波，正弦波，方波三種波形?？梢哉{(diào)頻，謊相，調(diào)幅，也易于實現(xiàn)ASK,FSK,

PSK的調(diào)制方式，在通信領(lǐng)域有肯定的用途。

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用FPGA實現(xiàn)DDS的關(guān)鍵技術(shù)

2用FPGA實現(xiàn)DDS的關(guān)鍵技術(shù)

2.1DDS的主要學(xué)問

DDS的基本原理

1）下圖為DDS的基本原理圖，頻率限制字M和相位限制字分別限制DDS輸出正弦波

的頻率和相位。DDS系統(tǒng)的核心是相位累加器，它是由一個累加器和一個N位相位寄存

器組成。每來一個時鐘朧沖，香味寄存器以步長M增加。相位寄存器的輸出與相位限制

字相加，其結(jié)果作為正弦查找表的地址。正弦查找表由ROM構(gòu)成，內(nèi)部存有一個完整周

期正弦波的數(shù)字幅度信息，每個查找表的地址對應(yīng)正弦波中0°-360°范圍的一個相位

點。查找表把輸入的地址信息映射成正弦波的幅度信號，同時輸出到數(shù)模轉(zhuǎn)換器（DAC）

的輸入端，DAC輸出的模擬信號經(jīng)過低通濾波器（LPF）,可得到一個頻譜純凈的正弦波。

圖2-1DDS的原理1

一個正弦波，雖然它的幅度不是線性的，但是它的相位卻是線性增加的。DDS正是

利用了這一特點來產(chǎn)生正弦信號。如圖2,依據(jù)DDS的頻率限制字的位數(shù)N,把360。平

均分成了2的N次等份。

nZLJE自刀修。尸尸口—JTW

W22

12

-aeS553W

201。485才6

2436777216*

29宇4g

3242M967296

aw?與6

圖2-2DDS的原理2

2）可行性理論論證

以產(chǎn)生正弦信號為例，它的輸出可以用下式來描述

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大連海事高校學(xué)士論文

Sout=Asinwt=Asin(2*pi*fout*t)(2-1)

其中Soul是指該信號發(fā)生器的輸出信號波形，foul是指輸出信號對應(yīng)的頻率，式得表

述對于時間t是連續(xù)的，為了用數(shù)字邏輯實現(xiàn)該表達式，必需進行離散化處理。用基準(zhǔn)

時鐘elk進行抽樣,

圖2-3DDS的原理3

令正弦信號的相位：6=2*pi*fout*t。在一個elk周期Tclk內(nèi)，相位。的變更量為

A9=2:{:pi*fout*Tclk=2*pi*fout/fclk(2-2)

為了對△。進行數(shù)字量化，把2*pi切割成2飛份，因此，每個elk周期的相位增量

可用量化值BA0來表述為：BAS2aJ*A0/(2*pi),且BA0為整數(shù)。與△e=2*pi*fout/fclk聯(lián)

A

立得：BAe=2N*fout/fclko這樣就可將正弦信號Sout=Asinwt=Asin(2*pi*foul*t)的表

達式變?yōu)椋?/p>

Sout=Asin(2*pi*fout*t)=Asin(0k-1+A9)=Asin[2*pi*(B9k-1+BA9)/2AN](2-3)

由上面的推導(dǎo)可以看出，只要對行為的量化值進行簡潔的累加運算，就可以得到正

弦信號的當(dāng)前相位值，而用于累加的相位增量量化值確定了信號的輸出頻率，并呈現(xiàn)出

簡潔的線性關(guān)系。

輸出頻率fout=fclk*BAe/2人N

頻率辨別率二化1"2小1

頻率限制字BA0-2AN*fout/fclk

其中BA0要取整。

3)形成方案

依據(jù)上述原理，為合成所需的頻率，需解決下列技術(shù)問題：

>需限制每次采樣的柞位增量，并輸出模2的累積相位。

>將模2的累積相位變換成相應(yīng)的正弦函數(shù)值的幅度，可用ROM存儲一個正弦函數(shù)表

的幅值代碼。

>將幅度代碼變換成模擬電壓。可用數(shù)模轉(zhuǎn)換器DAC完成。

>DAC輸出的電壓是經(jīng)保持的階梯波，需經(jīng)低通濾波器之后才能得到模擬信號

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用FPGA實現(xiàn)DDS的關(guān)鍵技術(shù)

DDS的結(jié)構(gòu)

DDS的基本結(jié)構(gòu)包括相位累加器(PD)、正弦查詢表(ROM)、數(shù)模轉(zhuǎn)換器DAC和低通

濾波器(LPF),其中DDS從頻率寄存器起先到波形存儲表的數(shù)字部分通常也可稱作數(shù)控振

蕩器(NcO-NumericalControlOscillator)。模塊MCO實現(xiàn)由數(shù)字頻率值輸入生成相

應(yīng)頻率的數(shù)字波形，其工作過程為：

頻率限制字K；

?在時鐘脈沖的限制下，該頻率限制字累加至相位累加器生成實時數(shù)字相位值；

?將相位值尋址ROM轉(zhuǎn)換成正弦表中相應(yīng)的數(shù)字幅碼。模塊DAC實現(xiàn)將NCO產(chǎn)生

的數(shù)字幅度值高速且線性地轉(zhuǎn)變?yōu)槟M幅度值，DDS產(chǎn)生的混疊干擾由DAC之后

的低通濾波器濾除。

＜相位累加器(PD)

相位累加器是DDS最基本的組成部分，用于實現(xiàn)相位的累加并存儲其累加結(jié)果。若

當(dāng)前相位累加值為Pi,經(jīng)過一個時鐘周期后變成Pi+L則滿意：

Pi+l=Pi+X

式中，X為相位步進量，相位累加器的傳統(tǒng)基本結(jié)構(gòu)由一個L位累加器和一個L位寄存

器構(gòu)成寄存器常采納D觸發(fā)器來構(gòu)成這個相位累加器，為降低最小頻率，采納下圖所示

的做法。

L位

圖2-4相位累加器

?ROM表

DDS查詢表所存儲的數(shù)據(jù)是每一個相位所對應(yīng)的二進制數(shù)字正弦幅值，在每一個時

鐘周期內(nèi)，相位累加器輸出序列的高m位對其進行尋址，最終的輸出為該相位相對應(yīng)的

二進制正弦幅值序列。茬要頻率辨別率高，則存儲器的深度要深，要使輸出波形好，則

幅度的量化值得為數(shù)要多。由于正弦波的對稱性，可以實行壓縮法只取其中的四分之一，

從來提高系統(tǒng)性能。

?DAC轉(zhuǎn)換模塊

數(shù)模轉(zhuǎn)換器的作用是將數(shù)字信號轉(zhuǎn)變成模擬信號，而事實上由于DAC辨別率有

限，其輸出信號并不能真正地連續(xù)可變，所以只能輸出階梯模擬信號，為系統(tǒng)正確地選

擇DAC是一個特別關(guān)鍵的問題。因為DAC干脆確定了系統(tǒng)的性能，他對DDS輸出頻

譜質(zhì)量有很大的影響。一般分析主要有三個：即DAC的辨別率、DAC的非線性以及

DAC轉(zhuǎn)換過程中會出現(xiàn)尖峰脈沖等。DAC的辨別率由所選器件確定的。它還受ROM輸

出的二進制代碼長度的限制。選擇DAC時還應(yīng)考慮辨別率和價格之間的關(guān)系，它對輸

出頻率的影響可歸結(jié)到ROM舍位中去。DAC的非線性相當(dāng)困難，并且每個DAC的非

線性特性也不盡相同，其數(shù)學(xué)模型難以建立而且DAC工作時轉(zhuǎn)換過程中存在的尖鋒脈

沖，對DAC輸出信號的頻譜特性有著比較人的影響。

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大連海事高校學(xué)士論文

DDS的主要性能指標(biāo)

頻率合成器技術(shù)指標(biāo)有很多，在不同的場合有不司的適用描述，但其中最主要和最

普遍的技術(shù)指標(biāo)如下：

?工作頻率范圍

合成器最高與最低輸出頻率所確定的頻率范圍，稱為合成器的工作頻率范圍。在此范圍

內(nèi)，合成器能輸出間隔肯定的眾多離散頻率中的某一振蕩頻率（稱為信道）或某幾個振蕩

頻率。各振蕩頻率的穩(wěn)定度及其它性能均應(yīng)滿意系統(tǒng)的性能要求.

?頻率間隔

每個離散頻率之間的最小間隔稱為頻率間隔，又稱辨別力，頻率間隔的大小，隨合

成器的用途而不同。例如，短波單邊低通信的頻率間隔一般為100Hz,有時為10Hz,

1Hz甚至0.1Hz。超短波通信則多取50kHz,有時也取為25kHz,12.5Hz等等。

?頻率轉(zhuǎn)換時間

由一個工作頻率轉(zhuǎn)換到另一個工作頻率并達到穩(wěn)定所需的時間。其數(shù)值與合成器的

電路形式有關(guān)。

?頻率穩(wěn)定度與精確度

頻率穩(wěn)定度是指在規(guī)定觀測時間內(nèi)，合成器輸出頻率偏離標(biāo)稱值的程度，一般用該

偏高值與輸出頻率的相對值來表示。精確度則表示實際工作頻率與其標(biāo)稱值之問的

偏差，乂稱頻率誤差。穩(wěn)定度與精確度有著親密的關(guān)系，因為只有頻率穩(wěn)定度高，

頻率精確度才有意義.

?頻譜純度

頻譜純度是指輸出信號頻譜的純凈程度。可以用輸出端的有用信號電平與各寄生頻

率總電平之比的分貝數(shù)表示。圖2.1示出在一般狀況下，合成器在某?選定輸出頻

率旁邊的頻譜分布。由圖可見，除有用頻率外，其旁邊尚存在各種周期性干擾與隨

機干擾以及有用信號的各次諧波成分.這里，周期性干擾多數(shù)來源于混頻器的高次

組合頻率，它們以某些頻差的形式，成對地分布于的用信號的兩邊。而隨機干擾則

是由設(shè)備內(nèi)部各種不規(guī)則的電擾動所產(chǎn)生，并以相位噪聲的形式分布于有用頻譜的

兩側(cè)。有時也把各種周期性干擾視為另一種相位噪聲。

DDS的應(yīng)用

基于DDS波形產(chǎn)生的應(yīng)用現(xiàn)階段主要在兩個方面：

1設(shè)計通訊系統(tǒng)須要敏捷的和極好的相噪，極低的失真性能的頻率源，它通常選用DDS

結(jié)合它的光譜性能和頻率調(diào)諧方案，這種應(yīng)用包括用DDS于調(diào)制方面，作為PLL參

考去加強整個頻率的可調(diào)制度，作為本機振蕩器（L0）,或者射頻率的干脆傳送。

X很多工業(yè)和醫(yī)學(xué)應(yīng)用DDS作為可編程波形發(fā)生器。因為DDS是數(shù)字可編程，它的相

位和頻率在不變更外圍成分的狀況下能很簡潔地變更，而傳統(tǒng)的基于模擬編程產(chǎn)生

波形的狀況下要變更外圍成分。DDS允許頻率的實時調(diào)整去定位參考頻率或者補償

溫度漂移。這種應(yīng)用包括應(yīng)用DDS在可調(diào)整頻率源去測量阻抗（比如：基于阻抗的

傳感器），去產(chǎn)生脈沖波形已調(diào)制信號用于微型刺激，或者去檢查LAN中的淡薄化和

電纜。

2.2FPGA的主要學(xué)問

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用FPGA實現(xiàn)DDS的關(guān)鍵技術(shù)

FPGA的基本原理

FPGA采納了邏輯單元陣列LCA(i.ogicCellArray)這樣一個概念，內(nèi)部包括可配

置邏輯模塊CLB(ConfigurableLogicBlock)、輸出輸入模塊I0B(InputOutputBlock)

和內(nèi)部連線(Interconnect)三個部分。

FPGA的設(shè)計流程

FPGA的具體設(shè)計流程如下圖所示：

圖2-4FPGA的EDA開發(fā)流程

圖2-5FPGA的設(shè)計流程

FPGA在DDS中的應(yīng)用

在DDS系統(tǒng)中FPGA的主要作用是：

■保存頻率字構(gòu)成相位累加器，產(chǎn)生ROM地址

■產(chǎn)生ROM存儲表結(jié)構(gòu)

■產(chǎn)生接口電路

CycIone系列介紹

Cyclone是Altera中等規(guī)模FPGA,2024年12月扮推出。從那以后，己向全球數(shù)千

位

不同的客戶交付了數(shù)百萬片，成為Altera歷史上采納最快的產(chǎn)品。它采納0.13umI

藝、全銅SRAM工藝、1.5v內(nèi)核供電，容量從2910個邏輯單元到20240個邏輯單元，

并嵌入了4級最多為64個RAM塊(128x36bit)。Cycbne器件支持大量的自外數(shù)據(jù)傳輸

的單端I,0標(biāo)準(zhǔn),包括LVTTL、LVCMOSsPCL、SSTL-2和SSTL-3。為滿意設(shè)計者更快數(shù)

據(jù)速率和信輸實力的須要，Cyclone器件還設(shè)有高達311Mbps的低壓差信令(LVDS)兼容

通道。由于采納了特殊的三級布線結(jié)構(gòu)，其裸片尺寸大大降低。

Cyclone器件的性能可與業(yè)界最快的FPGA芯片相抗衡，是一種低成本FPGA系列，

目前的主流產(chǎn)品，它具有以下特點：

/可編程邏輯器件，具有實現(xiàn)宏功能的增加嵌入式陣列(例照實現(xiàn)高效存儲和特殊的邏

輯功能)和實現(xiàn)一般功能的邏輯陣列，每個EAB的雙口實力達到36比特寬，可供應(yīng)

低價的可編程片上系統(tǒng)(system-on-a-programmab1e-chip,SOPC)集成。

/高密度：2萬到20萬個典型門，高達294912位內(nèi)部RAM(每個EAB有4096位，這些

都可在不降低邏輯實力的狀況下運用)。

/系統(tǒng)級特點：多電壓接口支持1.5\\1.8V、2.5Y、3.3V和5V設(shè)備；低功耗；

雙向I/0性能達到540MHz：完全支持33MHz或66MHz,3.3V的PCI局部總線標(biāo)準(zhǔn);

內(nèi)置JTAG邊界掃描測試電路；可在1.5V內(nèi)部電源電壓下工作；通過外部的配置器

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大連海事高校學(xué)士論文

件、智能限制器或JTAG端口可實現(xiàn)在線重配置（ICR,In-Circuit

reconfigurability）。

,敏捷的內(nèi)部連線：快速、可預(yù)料連線延時的快速通道：實現(xiàn)算術(shù)功能（諸如快速加法

器、計數(shù)器和比較器）的專用進位鏈；實現(xiàn)高速、多扇入功能的專用級聯(lián)鏈；實現(xiàn)內(nèi)

部總線的三態(tài)模擬；多達六個全局時鐘信號和四個全局清除信號。

強大的I/O引腳：每個引腳都有一個獨立的三態(tài)輸出訪能限制和漏極配置選項；可

編程輸出電壓的功率限制，可減小開關(guān)噪聲。

/具有鎖相環(huán)（PLL）和全局時鐘網(wǎng)絡(luò)，供應(yīng)完整的時鐘管理方案。其PLL具有時鐘倍頻

和分頻、相位偏移、可編程占空比和外部時鐘輸出，進行系統(tǒng)級的時鐘管理和偏移

限制。PLL常用于同步內(nèi)部器件時鐘和外部時鐘，使內(nèi)部工作的時鐘頻率比外部時

鐘更高，時鐘延遲和時鐘偏移最小，減小或調(diào)整時鐘到輸出（TC0）和建立（TSU）時間。

本設(shè)計采納的是ALtera公司的EP1C6Q240的芯片。

2.3本章小結(jié)

這一章主要是介紹了DDS和FPGA的相關(guān)學(xué)問，其中有DDS的基本原理，

為下章DDS的設(shè)計打下基礎(chǔ)，F(xiàn)PGA主要介紹了基于FPGA的設(shè)計流程。

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基于FPGA的DDS的設(shè)計實現(xiàn)

3基于FPGA的DDS的設(shè)計實現(xiàn)

3.1MAX+PLUSII

MAX+PLUSII軟件的運用

1)所用的器件是EP1K30QC208-2；

2)常用的設(shè)計輸入方法

a.通過圖形編輯器，創(chuàng)建圖形設(shè)計文件(.gdf);

b.通過文本編輯器.運用AHDL語言，創(chuàng)建文本編輯文件(.tdf);

c.運用VHDL語言，創(chuàng)建文本設(shè)計文件(.vhd);

d.運用VerilogHEL語言，創(chuàng)建文本設(shè)計文件(.v);

。.通過波形編輯器，創(chuàng)建波形設(shè)計文件(.wdf);

3)文本輸入后保存，名字要與實體名字一樣，編譯，若沒錯，建立一個新的波形計文

件,

,填入節(jié)點，設(shè)初值，進行功能仿真，仿真沒錯后，可以下到板里進行時序仿真。

運用MAX+PLUSII實現(xiàn)DDS

0]

叫9q

圖3-1MAX+PLUSII下的頂層模塊

該圖所示DDS的工作原理圖，運用FPGA對個模塊進行設(shè)計。

說明：整個DDS模塊采納一個時鐘同步各個模塊的運算速度。其中相位累加器SUM32是

一個帶有累加功能的32，立加法器，它以設(shè)定的32位頻率限制字K作為步長來進行加法

運算，當(dāng)其和滿時計數(shù)器清零，并且高十二位作為輸出，作為ROM表的地址。相位寄存

器REGA時一個一般的十二位寄存器，它對輸入端輸入的數(shù)據(jù)進行寄存，當(dāng)下一個時鐘到

來時，輸出寄存的數(shù)據(jù)。正弦波查找表ROM是DDS最關(guān)鍵的部分，也是最困難的部分。

設(shè)計時首先對正弦函數(shù)進行采樣，接著將采樣的結(jié)果放到ROM模塊的對應(yīng)存儲單元里，

每一個地址對應(yīng)一個數(shù)值，輸出為10位，為了保證輸出數(shù)據(jù)的穩(wěn)定性，將ROM的輸出數(shù)

據(jù)先寄存在REGOUT中，待下一個時鐘來到時，再將其輸出。整個系統(tǒng)各模塊是在同步時

鐘信號CLK的限制下協(xié)調(diào)工作的。

這里的正弦波是采納查找表的方法實現(xiàn)的。同時可以輸出正弦，三角，方波。

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大連海事高校學(xué)士論文

?ROM的生成方法：

<首先產(chǎn)生.mif的文件，然后運用Altera的MegaWizardPlug-InManager定制一個

LPM_ROM即可。.mif瓦以用QuartusH軟件生成。

令用C語言編寫的正弦函數(shù)數(shù)據(jù)采樣程序如下：

^include"stdio.h"

rtinclude"math,h”

Main()

{inti;

floats;

for(i=0;i<1024;i+-)

{s=sin(actan(0*8*i/1024);

Printf(tt%d:%d;\nw,(int))(s+1)*1023/2));

})

把上述程序編譯成程序后，形成sin_rom.exe文件，在DOS吩咐下執(zhí)行：

Sin_rom>sinmif.mif;

可生成mif文件中的ROM表數(shù)據(jù)，然后再加上頭部說明

width=10;

depth=1024;

ciddress_radix=dec;

data_radix=d2C;

contentbegin

?可用Mallab來實現(xiàn)ROM表的數(shù)據(jù)

利用MATLAB計算出正弦波形的浮點值，并量化10位的定點波形數(shù)值。

x=linspace(0,6.28,4096);

y=sin(x);

y=y*1023;(存在C盤的文本中)

fid=fopen('C：/sin_coe.txt*wt');

fprintf(fid,J%16.0f\n',yl);

fclose(fid);

可生成一個正弦波的數(shù)據(jù)表。

令用振蕩器產(chǎn)生正弦波

圖3-2振蕩器

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基于FPGA的DDS的設(shè)計實現(xiàn)

仿真結(jié)果如下所示：

1）干脆用MAX+PLUSII來仿真

2）可以借助Matlab來仿真

由于輸出的數(shù)據(jù)與ROM表的值完全符合，因此將輸出數(shù)據(jù)繪制矩陣在MATLAB仿真。

在MATLAB中的SIMULINK的DSPBuilder中可以用下面的模型來仿真只要變更地址的

位數(shù)就可以實現(xiàn)調(diào)頻。因為地址數(shù)的長度不同，一個周期所用的時間就不同，這樣頻率

就不同。只是簡潔的調(diào)頻。

氐

sinlut

圖3-3借助MATLAB的仿真電路

3.2QuartusII

DSPBuiIder軟件

DSPBuilder是一個系統(tǒng)級（或算法級）設(shè)計工具，它構(gòu)架在多個軟件工具之上，

并把系統(tǒng)級（算法仿真建模）和RTL級兩個設(shè)計領(lǐng)域的設(shè)計工具連接起來，都放在了

Mallab/simulink圖形設(shè)計平臺上，而將QuarlusII作為底層設(shè)計工具置于后臺，最大

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大連海事高校學(xué)士論文

程度地發(fā)揮了工具的優(yōu)勢。DSPBuilder依靠于MathWorks公司的數(shù)學(xué)分析工具

MATLAB/Simulink,以及Simulink的Bloc及ct出現(xiàn)。可以在Simulink中進行圖形化設(shè)

計和仿真,同時又通過SignalCompiler把Matlab/Simulink的模型設(shè)計文件（.md1）

轉(zhuǎn)換成相應(yīng)的硬件描述語言VHDL設(shè)計文件，以及用于限制綜合與編譯的tel腳本。對

于綜合以及此后的處理都由QuartusII完成。由于在FPGA上設(shè)計一個算法模型的困難

性，設(shè)計的性能隊形不同的應(yīng)用目標(biāo)有不同的要求，設(shè)計的軟件工具也不僅僅是

Simulink和QuartusII,DSPBuiIder針對不同狀況供應(yīng)了兩套設(shè)計流程,即自動流程

和手動流程。

圖9?1型「Matlab、DSPBuilder.QuartusII等I

圖3-5

運用步驟：1）打開Matlab環(huán)境

2）建立工作庫

3）了解Simulink庫管理器

4）建立新的模型文件

5）放置SignalCompiler

6）放置器件，設(shè)置器件

7）保存，仿真

DSPBuilder下DDS的設(shè)計仿真

設(shè)計電路如下所示：該設(shè)計電路可以調(diào)頻，調(diào)相，調(diào)幅，其中正弦波是由查找表生成的。

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基于FPGA的DDS的設(shè)計實現(xiàn)

圖3-6DSPBUILDER下的仿真電路

仿真結(jié)果：

>調(diào)頻

圖3-7

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圖3-8

>調(diào)幅

圖3-9DSPBUILDER下仿真波形

ModeIsim軟件

Modelsim具有強大的模擬仿真功能，在設(shè)計、編譯、仿真、測試、調(diào)試開發(fā)過程中，

有一整套工具可供運用，而且操作起來極其敏捷，可以通過菜單、快捷鍵和吩咐行等方

式工作。Modelsim的窗口管理界面運用起來很便利，它能很好的與操作系統(tǒng)環(huán)境協(xié)調(diào)工

作，Modelsim的一個顯著特點就是它具備吩咐行操作方式，類似于一個Shell,有很多

操作指令供用戶運用，就像是工作在UNIX環(huán)境下。這種吩咐行操作方式是基于Tcl/Tk

的，其功能相當(dāng)強大。

Modelsim的功能側(cè)重于編譯，仿真，不能指定編譯的器件，不具有編程下載實力，

不像Synplify.MAX+PLUSII和QuartusII軟件那樣可以在編譯前選擇器件。而且，

Modelsim在時序仿真時無法編輯輸入波形,不像MAX+PLUSII和QuartusII那樣可以

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基于FPGA的DDS的設(shè)計實現(xiàn)

自行設(shè)置輸入波形，仿真后自動產(chǎn)生輸出波形，而須要在源文件中就確定輸入，如編寫

測試臺程序來完成初始化，模塊輸入的工作，或者通過外部宏文件供應(yīng)激勵，這樣才可

以看到仿真模塊的時序波形圖。另外，Synplify只具有編譯實力，比QuartusH可編

譯的VHDL和Verilog的內(nèi)容要多，所以常?？梢韵仍赟ynplify下編譯，生成編譯文件

后再送到QuartusII軟件中運用。

Modelsim還具有分析代碼的實力，可以看出不同代碼消耗資源的狀況，從而可以對

代碼進行改善，以提高其效率。

Modelsim的運用

A選擇CreateaProject,寫上工程名字

>添加包含設(shè)計單元的文件

>選擇Compiler下CompilerAll

》編譯完后，用鼠標(biāo)點擊Library標(biāo)簽欄，在Library標(biāo)簽頁中，用鼠標(biāo)點擊Work庫

前面的“+”，綻開％rk庫，將會看到兩個編譯了的設(shè)計單元

>導(dǎo)入一個設(shè)計單元。雙擊Library標(biāo)簽中的源文件

>進行仿真

Modelsim下實現(xiàn)DDS的仿真

1)編輯dds_test文件

'timescalelns/100ps

defineclk_cycle50

moduleddstest;

regclock;

reg[11:0]pword;

reg[31:0]fword;

wireda_mode,da_clk;

wire[9:0]da_data：

always#'elkcycleclock=A，clock;

initial

begin

clock=0;

pword=12,hOlO;

fword=32，h00000010;

#100pword=12*h400;

fword=32，h00001000;

#200pword=12，h7ff;

fword=32'h00100000;

#1000$stop;

end

ddsdds(

.clock(clock),

.fword(fword),

.pword(pword),

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大連海事高校學(xué)士論文

.da_clk(da_clk),

.dadata(dadata),

.da.mode(da.mode));

Enmodule

2)將dds模塊和ddsjom模塊添加到工程中

編譯沒錯，但仿真時altsyncram模塊不存在。這是因為dds_rom是由QuartusII中

的MegawizardPlug-InManager生成的，也就是由ddsrom.mif生成的。而altsyncram

是QUUJLlusII的系統(tǒng)IP核，所以無法添加。

在Modelsim中可以看到ASK,PSK,FSK的調(diào)制信號。

QuartusII軟件

QuartusII供應(yīng)了完整的多平臺設(shè)計環(huán)境，能滿意各種特定設(shè)計的須要。QuartusII

是單片可編程系統(tǒng)設(shè)計的綜合環(huán)境和SOPC開發(fā)的基本設(shè)計工具；QuartusII與MATLAB

和DSPBuilder結(jié)合，可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵

EDA工具。QuartusII可以干脆利用第三方的綜合工具，如LeonardoSpectrum,并能

干脆調(diào)用這些工具。QuartusII具備仿真功能，同時也支持第三方的仿真工具，如

Modelsimo

QuartusII集成開發(fā)環(huán)境包括：系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯器件設(shè)

計、綜合、布局布線、驗證和仿真等內(nèi)容。

QuartusH軟件的主要設(shè)計特性：

▲基于模塊的設(shè)計方法提高工作效率

Altera特殊為QuartusII軟件用戶供應(yīng)了LogicLock基于模塊的設(shè)計方法，便于

用戶獨立設(shè)計和實施各種設(shè)計模塊，并且在將模塊集成到頂層工程時仍可以維持各

個模塊的性能。由于每一個模塊都只須要進行一次優(yōu)化，因此LogicLock流程可以

顯著縮短設(shè)計和驗證的周期。

3更快集成IP

QuartusII軟件包括SOPCBuilder工具。SOPCBuilder針對可編程片上系統(tǒng)SOPC

的各種應(yīng)用自動完成IP核的添加、參數(shù)設(shè)置和連接等操作。

3在設(shè)計周期的早期對I/O引腳進行安排和確認(rèn)。

QuartusII軟件可以進行預(yù)先的I/O安排和驗證操作，這樣就可以在整個設(shè)計流程

中盡早起先印刷電路板(PCB)的布線設(shè)計工作。

3存儲器編譯器

用戶可以運用QuartusII軟件中供應(yīng)的存儲器編譯器功能對AltoraPPGA中的嵌入

式存儲器進行輕松管理。

A支持CPLD、FPGA和基于Hardcopy的ASIC

除了CPLD和FPGA以外，QuartusII軟件還運用和FPGA設(shè)計完全相同的設(shè)計二具、

IP和驗證方式支持HardcopyStratix器件系列，在業(yè)界首次允許設(shè)計工程師通過

易用的FPGA設(shè)計軟釁來進行結(jié)構(gòu)化的AS【C設(shè)計，并且能夠?qū)υO(shè)計后的性能和功耗

進行精確的估算。

A運用全新的吩咐行在腳本功能自動化設(shè)計流程

用戶可以運用吩咐行或QuartusII軟件中的圖形用戶界面獨立運行QuartusII軟

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基于FPGA的DDS的設(shè)計實現(xiàn)

件中的綜合、布局布線、時序分析以及編程等模塊。除了供應(yīng)Synopsys設(shè)計約束的

腳本支持以外，QuartusII軟件中目前還包括了易用的工具吩咐語言界面，允許用

戶運用該語言來創(chuàng)建和定制設(shè)計流程和滿意用戶的需求。

A高級教程幫助深化了解QuartusII的功能特性

QuartusII軟件供應(yīng)具體的教程，覆蓋從工程創(chuàng)建、一般設(shè)計、綜合、布局布線到

驗證等在內(nèi)的各種設(shè)計任務(wù)。

QuartusII軟件的運用：

1.創(chuàng)建工程，選擇器件，也可以添加也存在的源文件

2新建文本文件，保存，單個編譯

3：全部文本文件輸入后，把其中的頂層模塊設(shè)為頂層實體，進行綜合編譯。

4.選擇器件，將沒用到的引腳設(shè)為三態(tài)狀態(tài)，否則簡潔燒毀芯片

5.綁定管腳。再編譯

6.仿真

7.下載，添加下載器，選定要下載的sof文件起先下載。

QuartusII下的DDS的設(shè)計實現(xiàn)

設(shè)計步驟:

(1)啟動QuartusH建立一個空白工程，命名為dds.qpf；

(2)將dds_rom.mif、fangbo.mifsanjiao.mif拷貝到工作書目下,之前生成的。

這樣就可以生成可以用的dds_rom,fangbo,sanjiao的模塊了。

(3)建立PLL宏單元，設(shè)置輸出150Mhz

大連海事高校學(xué)士論文

鎖相環(huán)的原理：

鎖相環(huán)是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。

PLL通過比較外部信號的相位和由壓控晶振(VCXO)的相位來實現(xiàn)同步的，在比較的過

程中，鎖相環(huán)電路會不斷依據(jù)外部信號的相位來調(diào)整本地晶振的時鐘相位，直到兩個信

號的相位同步。在數(shù)據(jù)采集系統(tǒng)中，鎖相環(huán)是一種特別有用的同步技術(shù)，因為通過鎖相

環(huán)，可以使得不同的數(shù)據(jù)采集板卡共享同一個采樣時鐘。因此，全部板卡上各自的本地

80MHz和20MHz時基的相位都是同步的，從而采樣時鐘也是同步的。因為每塊板卡的采

樣時鐘都是同步的，所以都能嚴(yán)格地在同一時刻進行數(shù)據(jù)采集。

鎖相環(huán)中的鑒相器通常由模擬乘法器組成，利用模擬乘法器組成的鑒相器電路鑒相

器的工作原理是：設(shè)外界輸入的信號電壓和壓控振蕩器輸出的信號電壓分別為：

%?=U.sm[w+q(￡)](3])

u0=%cojov+4⑥](3-2)

式中的3()為壓控振蕩器在輸入限制電壓為零或為直流電壓時的振蕩角頻率，稱為

電路的固有振蕩角頻率。則模擬乘法器的輸出電壓UD為：

%=KUi(a0(1)=KU.%sm[邛+a⑴]cos[^r+&(￡)]

=；KUJJ^$m[叫+q")+%+用《)]

+sm{[叫+q?)]-[/+da)D

2(3-3)

用低通濾波器LF將上式中的和頻重量濾掉，剩下的差頻重量作為壓控振蕩器的輸入

限制電壓uC(t)o即uC(t)為：

=$m([叼+qa)]TdV+e0⑴])

=Ugsm{(q-+[&?)-4SD(3-4)

式中的3i為輸入信號的瞬時振蕩角頻率，Ui(t)和00(t)分別為輸入信號和出信

號的瞬時位相，依據(jù)相量的關(guān)系可得瞬時頻率和瞬時位相的關(guān)系為：

或)=—:-

dt

式f)=J<u(。/

(3-5)

則，瞬時相位差0d為

力=(叫-"乂+4⑴-劣”)(3-6)

對兩邊求微分，可得頻差的關(guān)系式為

d%_4叫一隊x?d[q(f)-4(f)]

dtdtdt(3-7)

上式等于零，說明鎖相環(huán)進入相位鎖定的狀態(tài)，此時輸出和輸入信號的頻率和相位

保持恒定不變的狀態(tài)，uc(t)為恒定值。當(dāng)上式不等于零時，說明鎖相環(huán)的相位還未鎖

定，輸入信號和輸出信號的頻率不等，uc(t)隨時間而變。

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基于FPGA的DDS的設(shè)計實現(xiàn)

因壓控振蕩器的壓控特性如圖所示，該特性說明壓控振蕩器的振蕩頻率G）U以①()

為中心，隨輸入信號電壓UC（t）的變更而變更。該特性的表達式為

4（￡）=5+9心①（3-8）

上式說明當(dāng)UC（t）隨時間而變時，壓控振蕩器的振蕩頻率3U也隨時間而變,鎖

相環(huán)進入“頻率牽引”，自動跟蹤捕獲輸入信號的頻率，使鎖相環(huán)進入鎖定的狀態(tài),并

保持3（）=3i的狀態(tài)不變。

鎖相環(huán)是為了穩(wěn)定和提高輸出頻率。

圖3-12鎖相環(huán)在QUARTUSII中的實現(xiàn)

（4）建立源程序文件dds_test.v,dds.v,dds_top.v并且將其添加到工程中，還有

之前的數(shù)據(jù)表和鎖相環(huán)PLL。

（5）分別將其置為頂層實體，進行編譯，沒錯后，把dds_top.v置為頂層實體進行綜

合編譯，提示錯誤后改正直到編譯勝利。

編譯后查看其RTL級電路如下圖所示：

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大連海事高校學(xué)士論文

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圖3-13RTL級的DDS及頂層模塊

(6)選擇Altera公司Cyclone系列的EP1C6Q240c8芯片,然后綁定管腳。

信號引腳信號引腳信號引腳信號引腳

seg[0]169Dig[0]160KeylOJ121Da_data0]45

seg[l]170Dig[ll159Key[l]122Da_data[1143

Seg[2]167Dig⑵162Key[2]123Da_data2]41

Seg[3]