可編程邏輯器件與EDA技術(shù)實(shí)驗(yàn)教案

1、PLD實(shí)驗(yàn)教案通信學(xué)院通信系序言PLD實(shí)驗(yàn)是電信專業(yè)的專業(yè)實(shí)驗(yàn)課程，對(duì)電信專業(yè)的學(xué)生有著非常重要的作用。 本實(shí)驗(yàn)課與理論課同時(shí)進(jìn)行，與理論課有密切的關(guān)系。 因此，學(xué)生們?cè)谶M(jìn)行本實(shí)驗(yàn)前必須掌握以下基礎(chǔ)知識(shí)1 .數(shù)字電路的基礎(chǔ)知識(shí)2 .電子計(jì)算機(jī)常用的操作系統(tǒng)的使用方法3、一定的英語基礎(chǔ)4、必須以一定的理論知識(shí)為基礎(chǔ)，與理論課同時(shí)進(jìn)行。PLD (可編程邏輯器件)在與ISP (系統(tǒng)中可編程邏輯器件)技術(shù)和EDA (電子設(shè)計(jì)自動(dòng)化)工具密切配合的同時(shí)進(jìn)行。 代表了數(shù)字電信領(lǐng)域的最高水平，給數(shù)字電路的設(shè)計(jì)帶來了革命性的變化。 從70年代最初的可編程邏輯器件PROM的誕生到現(xiàn)在的CPLD/FPGA，數(shù)字系

2、統(tǒng)的設(shè)計(jì)在本質(zhì)上發(fā)生了變化。 從傳統(tǒng)電路板的設(shè)計(jì)到現(xiàn)在基于芯片的設(shè)計(jì)，數(shù)字系統(tǒng)設(shè)計(jì)的效率大幅度提高，產(chǎn)品更新速度大幅度加快，設(shè)計(jì)周期大幅度縮短。 所以，學(xué)生們學(xué)習(xí)這門課程有著非常重要的意義。本實(shí)驗(yàn)與其他實(shí)驗(yàn)不同，他的實(shí)驗(yàn)手段和實(shí)驗(yàn)方法有很大變化，主要表現(xiàn)在以下幾個(gè)方面首先，實(shí)驗(yàn)方法不同本實(shí)驗(yàn)是在PC平臺(tái)上，用電路圖和文本輸入，編譯，通過后進(jìn)行波形模擬，如果有缺陷，回到原來的文件中進(jìn)行修正。 流程圖如下所示。修改修改修改創(chuàng)建源文件編譯程序模擬實(shí)驗(yàn)。下載程序第二，實(shí)驗(yàn)手段不同本實(shí)驗(yàn)采用ISP技術(shù)，采用EDA工具，應(yīng)用PLD器件在PC平臺(tái)上進(jìn)行。第三，本實(shí)驗(yàn)課的目的學(xué)生在本實(shí)驗(yàn)課后，應(yīng)該滿足以下要求

3、1 .可以熟練使用本實(shí)驗(yàn)的成套EDA軟件Mux plus2 .可以掌握PLD芯片的基本使用方法，用現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法進(jìn)行基本數(shù)字系統(tǒng)設(shè)計(jì)3、掌握?qǐng)D形編輯和VHDL文本編輯兩種設(shè)計(jì)方法，著重于VHDL文本編輯4、具備基本開發(fā)能力，為后續(xù)學(xué)習(xí)奠定堅(jiān)實(shí)的基礎(chǔ)。實(shí)驗(yàn)14位二進(jìn)制計(jì)數(shù)器設(shè)計(jì)1 .實(shí)驗(yàn)的目的和實(shí)驗(yàn)內(nèi)容2、實(shí)驗(yàn)的目的是掌握maxplus的電路圖輸入設(shè)計(jì)方法，熟悉maxplus軟件的使用和設(shè)計(jì)過程實(shí)驗(yàn)內(nèi)容要求按照電路圖輸入方法設(shè)計(jì)流程，完成4位二進(jìn)制計(jì)數(shù)器的設(shè)計(jì)。利用EDA工具的電路圖輸入設(shè)計(jì)的優(yōu)點(diǎn)是設(shè)計(jì)者可以利用現(xiàn)有的電路知識(shí)，完成大規(guī)模的電路系統(tǒng)設(shè)計(jì)，不需要多掌握編程技術(shù)、硬件語言等新

4、知識(shí)。MAX plusII提供了強(qiáng)大、直觀、易于使用的電路圖輸入設(shè)計(jì)功能，還提供了基本邏輯庫(nand門、反相器、d觸發(fā)器等)、宏功能組件(包括74系列設(shè)備)和強(qiáng)大、與IPCore類似的宏功能塊更重要的是，MAX plusII提供了電路圖輸入的多級(jí)設(shè)計(jì)功能，以允許用戶設(shè)計(jì)更大的電路系統(tǒng)，以使用方便、精度更高的時(shí)序模擬器。 以傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)為例，MAX plusII提供了電路圖輸入設(shè)計(jì)功能，具有顯著的優(yōu)點(diǎn)可以進(jìn)行任何級(jí)別的數(shù)碼系統(tǒng)設(shè)計(jì)。 傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)只能完成單級(jí)設(shè)計(jì)，因此設(shè)計(jì)者無法理解多級(jí)硬件數(shù)字系統(tǒng)設(shè)計(jì)來實(shí)現(xiàn)可以對(duì)系統(tǒng)中的任何級(jí)別或任何組件的功能進(jìn)行精確的時(shí)間序列模擬，精度達(dá)到0.1

5、ns，并發(fā)現(xiàn)可能對(duì)系統(tǒng)造成不良影響的競(jìng)爭(zhēng)風(fēng)險(xiǎn)現(xiàn)象通過時(shí)間序列仿真，可以迅速定位電路系統(tǒng)的錯(cuò)誤，隨時(shí)進(jìn)行修正您可以隨時(shí)更改設(shè)計(jì)方案，以保存文件設(shè)計(jì)中的所有電路和測(cè)試文檔通過編譯和編程下載，可以隨時(shí)用FPGA和CPLD對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行硬件測(cè)試驗(yàn)證。符合現(xiàn)代電子設(shè)計(jì)技術(shù)規(guī)范。 傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)通過手動(dòng)連接的方法完成零件連接，容易給學(xué)習(xí)者帶來誤會(huì)。 認(rèn)為用電路圖連接零件間的引腳用引線就可以了，不需要考慮引線的長(zhǎng)度、粗細(xì)、彎曲方法、可能產(chǎn)生的分布電感和電容效應(yīng)、電磁兼容性等。2 .實(shí)驗(yàn)前預(yù)習(xí)實(shí)驗(yàn)前要充分預(yù)習(xí)，完成指定的預(yù)習(xí)內(nèi)容，寫預(yù)習(xí)報(bào)告。 仔細(xì)閱讀實(shí)驗(yàn)指導(dǎo)書，分析把握這次實(shí)驗(yàn)的基本原理，熟悉實(shí)驗(yàn)的任務(wù)

6、。計(jì)數(shù)器是最常用的寄存器邏輯電路，從微處理器的地址發(fā)生器到頻率計(jì)都需要使用計(jì)數(shù)器。 一般的計(jì)數(shù)器有加法計(jì)數(shù)器和減法計(jì)數(shù)器兩種。 加法計(jì)數(shù)器每1脈沖將計(jì)數(shù)值加1減法計(jì)數(shù)器每1脈沖將計(jì)數(shù)值減1。本實(shí)驗(yàn)采用電路圖輸入設(shè)計(jì)方法設(shè)計(jì)了4位二進(jìn)制計(jì)數(shù)器，通過調(diào)用目錄中的74LS161來完成。 74LS161 (異步歸零同步預(yù)設(shè))包括時(shí)鐘輸入端子CLK、清除輸入端子CLRN、兩個(gè)計(jì)數(shù)允許信號(hào)ENP和ENT、四個(gè)可預(yù)設(shè)數(shù)據(jù)輸入端子a、b、c、d、一個(gè)設(shè)定允許端子LDN、四個(gè)計(jì)數(shù)輸出端子QD-QA，174LS161菜單CLRNPRPS公司ENTPS工作狀態(tài)lxxxx復(fù)位hc.cxxl預(yù)設(shè)效果hc.chhh計(jì)數(shù)法

7、hxlxh保持hxxlh保持3 .實(shí)驗(yàn)要求結(jié)合理論課講的MAX PLUS軟件的使用和設(shè)計(jì)過程，按照實(shí)驗(yàn)指導(dǎo)書(附錄1 )的實(shí)驗(yàn)步驟編輯4位二進(jìn)制計(jì)數(shù)器的電路圖。 學(xué)習(xí)電路圖輸入設(shè)計(jì)方法，除了最初的圖形編輯輸入以外，其他的處理流程與文本(VHDL文件等)的輸入設(shè)計(jì)完全一致，所以應(yīng)該更多地關(guān)注設(shè)計(jì)流程。 4位二進(jìn)制計(jì)數(shù)器的電路圖如下所示4位二進(jìn)制計(jì)數(shù)器的電路圖4 .設(shè)計(jì)提示1 )打開文件*.gdf，將文件變成項(xiàng)目文件2 )編譯：每次修改都需要重新編譯，并明確編譯完成的工作3 )模擬分析：必須加入輸入節(jié)點(diǎn)波形，查看輸出結(jié)果，進(jìn)行分析。 進(jìn)行準(zhǔn)確的延遲、建立/保持時(shí)間和Fmax的模擬分析，包括功能和時(shí)

8、機(jī)4 )為什么要進(jìn)行引腳鎖定，設(shè)計(jì)了哪個(gè)輸入輸出引腳。5 .預(yù)習(xí)內(nèi)容1 )精通計(jì)數(shù)器的工作原理，繪制實(shí)驗(yàn)原理圖2 )用電路圖輸入方式進(jìn)行硬件設(shè)計(jì)的過程3 )學(xué)習(xí)實(shí)驗(yàn)指導(dǎo)書的附錄1，了解EDA實(shí)驗(yàn)箱4 )寫預(yù)習(xí)報(bào)告。實(shí)驗(yàn)2在74161實(shí)現(xiàn)了模型60計(jì)數(shù)器的分層設(shè)計(jì)1 .實(shí)驗(yàn)的目的和實(shí)驗(yàn)內(nèi)容2、實(shí)驗(yàn)的目的是通過用電路圖輸入方式實(shí)現(xiàn)項(xiàng)目分層設(shè)計(jì)的設(shè)計(jì)電路仿真和硬件驗(yàn)證，進(jìn)一步理解計(jì)數(shù)器的功能。 實(shí)驗(yàn)整體的設(shè)計(jì)流程基本上與實(shí)驗(yàn)1相同，但是按照原理圖輸入方式完成基本文件和頂層文件的設(shè)計(jì)，完成基本文件封裝到組件中，然后進(jìn)行頂層文件的設(shè)計(jì)。本實(shí)驗(yàn)的設(shè)計(jì)內(nèi)容在74161實(shí)現(xiàn)模型60計(jì)數(shù)器的分層設(shè)計(jì)。 首先，模

9、擬12計(jì)數(shù)器的設(shè)計(jì)完成，74161被產(chǎn)生為元件cnt12。 創(chuàng)建另一個(gè)圖形文件，轉(zhuǎn)到cnt12、74161和其他必要元素，并適當(dāng)連接60個(gè)構(gòu)成頂層設(shè)計(jì)文件的模型計(jì)數(shù)器，以完成編譯、模擬和下載過程。2 .實(shí)驗(yàn)前預(yù)習(xí)仔細(xì)閱讀實(shí)驗(yàn)指導(dǎo)書，分析掌握這次實(shí)驗(yàn)的基本原理，精通實(shí)驗(yàn)任務(wù)。 m進(jìn)制=N1XN2計(jì)數(shù)器的實(shí)現(xiàn)可以采用串行進(jìn)位方式和并行進(jìn)位方式。 串行進(jìn)位方式將下位芯片的進(jìn)位輸出信號(hào)設(shè)為上位芯片的時(shí)鐘輸入信號(hào)(對(duì)進(jìn)位輸出施加非門后進(jìn)行訪問，在10進(jìn)制、1001的情況下，進(jìn)位c為高電平，反轉(zhuǎn)后為低電平，第10個(gè)脈沖的進(jìn)位c為低電平，反轉(zhuǎn)相位高并行進(jìn)位方式將下位芯片的進(jìn)位輸出信號(hào)作為上位芯片的動(dòng)作狀態(tài)控

10、制信號(hào)，2個(gè)時(shí)鐘輸入端同時(shí)接受計(jì)數(shù)輸入信號(hào)。3 .串行進(jìn)位方式和并行進(jìn)位方式兩種設(shè)計(jì)方案基于并行進(jìn)位方式的六十進(jìn)制計(jì)數(shù)器的實(shí)現(xiàn)注：第59個(gè)脈沖RCO為1，第60個(gè)脈沖到來時(shí)被清除。串行進(jìn)位方式實(shí)現(xiàn)了60(10*6)的進(jìn)位計(jì)數(shù)器當(dāng)qh2qh0為101時(shí)，當(dāng)?shù)?1個(gè)脈沖到來時(shí)，上位芯片僅在從CLK起的第60個(gè)脈沖到來時(shí)上升，僅在此時(shí)設(shè)置0。4 .設(shè)計(jì)提示1 )頂層和底層文件保存在同一文件夾中，名稱不同2 )注意在頂層文件中，向輸入輸出添加input、output節(jié)點(diǎn)，包括調(diào)用的頂層模塊3 )編譯哪個(gè)文件，請(qǐng)務(wù)必作為項(xiàng)目文件進(jìn)行設(shè)定。5 .預(yù)習(xí)內(nèi)容1 )掌握實(shí)現(xiàn)m進(jìn)=N1XN2的計(jì)數(shù)器的工作原理，描

11、繪實(shí)驗(yàn)原理圖2 )用電路圖輸入方式進(jìn)行分層設(shè)計(jì)的過程3 )寫預(yù)習(xí)報(bào)告。實(shí)驗(yàn)34選1數(shù)據(jù)選擇器設(shè)計(jì)1 .實(shí)驗(yàn)的目的和實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)的目的是讓學(xué)生初步掌握組合了邏輯電路的文本輸入設(shè)計(jì)法實(shí)驗(yàn)內(nèi)容用VHDL語言完成4選1數(shù)據(jù)選擇器的設(shè)計(jì)，設(shè)計(jì)流程與電路圖輸入方式相同，設(shè)計(jì)輸入只采用文本方式而不是圖形，其他處理流程完全相同。介紹數(shù)據(jù)選擇器的用途，讓學(xué)生對(duì)硬件設(shè)計(jì)有更深的理解。數(shù)據(jù)選擇器是常用的組合邏輯組件之一。 復(fù)合邏輯電路控制數(shù)字信號(hào)，實(shí)現(xiàn)更復(fù)雜的邏輯功能。 有幾個(gè)數(shù)據(jù)輸入端D0、D1、幾個(gè)控制輸入端A0、A1、一個(gè)輸出端Y0。 通過向控制輸入側(cè)施加適當(dāng)?shù)男盘?hào)，可從多個(gè)輸入數(shù)據(jù)源中選擇必要的數(shù)據(jù)信號(hào)，并

12、向輸出側(cè)發(fā)送。 使用時(shí)，還可以在控制輸入中添加一系列二進(jìn)制碼的信號(hào)，使電路按照要求輸出一系列信號(hào)。 4選擇器1數(shù)據(jù)選擇器包括四個(gè)數(shù)據(jù)輸入端D0、D1、D2和D3，輸出端y，選擇輸入端(或地址端) a和b，以及操作狀態(tài)選擇端(或使能端)。 邏輯功能如下表所示，高電平時(shí)電路不動(dòng)作時(shí)，與a、b的狀態(tài)無關(guān)，輸出y總是為零。 即，禁止所有數(shù)據(jù)輸出，低電平時(shí)電路正常動(dòng)作，被選擇的數(shù)據(jù)被發(fā)送到輸出側(cè)，BA=01時(shí)數(shù)據(jù)D1輸出被選擇。 測(cè)試4選擇1數(shù)據(jù)選擇器的邏輯功能：可以在數(shù)據(jù)輸入端D0D3上連接電平開關(guān)，也可以分別連接頻率不同的脈沖源。4選擇1數(shù)據(jù)選擇器真值表選擇輸入。數(shù)據(jù)輸入選區(qū)輸出甲組聯(lián)賽D0 D1

13、D2 D3y艾克斯0 00 00 10 11 01 01 11 1XXX戰(zhàn)斗機(jī)0 X X X1 X X XX 0 X Xx1x1xx0xx1xx0x一枚x11000000000010101014選擇1數(shù)據(jù)選擇器端子排列圖2 .實(shí)驗(yàn)前預(yù)習(xí)仔細(xì)閱讀實(shí)驗(yàn)指導(dǎo)書，分析把握這次實(shí)驗(yàn)的基本原理，精通實(shí)驗(yàn)任務(wù)。 復(fù)習(xí)并充分理解教室里學(xué)到的VHDL語法要素和語句，確定自己的設(shè)計(jì)方案。3 .設(shè)計(jì)代碼(不獨(dú)特)庫IEEE；use ieee.std_logic_1164.all；實(shí)體mux 41is端口(a，b，en:in std_logic；d:in std_logic_vector(0 to 3)y:out s

14、td_logic；結(jié)束；體系結(jié)構(gòu)bhv of mux 41issignals El : STD _ logic _ vector (0to1)beginsel=ab；with sel selecty=d(0) when 00 ，(d(1) when 01 ，(2) PS 10 ，AMMMK MMMMMMK MMMMMMMMMMMZ when others；結(jié)束PS；4 .設(shè)計(jì)提示1 )請(qǐng)注意文本編輯窗口file-new-text editor文件打開2 )設(shè)計(jì)文件必須保存在一個(gè)文件夾中(不能用中文命名)。第一次接觸VHDL語言時(shí)，要注意語言程序的基本結(jié)構(gòu)、語法要素、數(shù)據(jù)類型和運(yùn)算運(yùn)算符。5 .

15、預(yù)習(xí)內(nèi)容1 )復(fù)習(xí)數(shù)據(jù)選擇器的工作原理用VHDL語言進(jìn)行硬件描述的過程3 )寫預(yù)習(xí)報(bào)告，寫實(shí)驗(yàn)源程序?qū)嶒?yàn)4、7人表的決定器設(shè)計(jì)1 .實(shí)驗(yàn)的目的和實(shí)驗(yàn)內(nèi)容2、通過實(shí)驗(yàn)讓學(xué)生更加熟悉VHDL語言，了解VHDL語言的行為描述、寄存器傳輸(RTL )描述、結(jié)構(gòu)描述以及這些描述混合的描述方式，以行為描述方式設(shè)計(jì)電路。實(shí)驗(yàn)內(nèi)容設(shè)計(jì)了7人投票電路，可以用上述任一種記述方式實(shí)現(xiàn)。 嚴(yán)格按照實(shí)驗(yàn)流程進(jìn)行，要求進(jìn)行波形模擬測(cè)試和下載驗(yàn)證。2 .實(shí)驗(yàn)前預(yù)習(xí)仔細(xì)閱讀實(shí)驗(yàn)指導(dǎo)書，分析掌握這次實(shí)驗(yàn)的基本原理精通實(shí)驗(yàn)任務(wù)，確定自己的設(shè)計(jì)方案。常見的7人表決器把7個(gè)開關(guān)作為表決器的7個(gè)輸入變量，輸入變量為邏輯“1”時(shí)，表決者表示“贊成”的輸入變量為“0”時(shí)，投票者表示“不贊成”。 輸出邏輯“1”時(shí)，表決表示“通過”的邏輯“0”時(shí)，表決表示“不通過”。 在表決器的7個(gè)輸入變量中4個(gè)以上(包括4個(gè))為“1”時(shí)，表決器輸出為“1”，除此之外的情況下為“0”。七人鐘臺(tái)的設(shè)計(jì)方案很多，在用VHDL語言設(shè)計(jì)七人鐘臺(tái)時(shí)，也有多種選擇，我們可以用結(jié)構(gòu)記述方式用多個(gè)全加法器實(shí)現(xiàn)電路，也可以用行為記述。如果采用行動(dòng)描述，可以用變量表示通過選舉的人數(shù)合計(jì)。 當(dāng)選者在4以上時(shí)通過，綠燈點(diǎn)亮，相反，如果不過時(shí)，紅燈就點(diǎn)亮。 說明時(shí)，檢查輸入的狀態(tài)(不通過0，通過“1”)