北大牛教授非常全面的微電子前沿介紹.ppt

1、1,面向不同電路應(yīng)用的硅基納米尺度新器件技術(shù)的研究與展望,黃 如 北京大學(xué)微電子學(xué)研究院 2011.12.27,2,提綱,背景介紹 面向邏輯電路應(yīng)用的新器件技術(shù) 面向非揮發(fā)存儲(chǔ)應(yīng)用的新器件技術(shù) 面向射頻集成應(yīng)用的新器件技術(shù) 總結(jié),3,IC Goals,Faster,Better,4,Functional diversification,Scaling,呈二維發(fā)展態(tài)勢(shì),Gorden Moore (1965),MMIC,SoC/SiP: higher value systems,IC的發(fā)展趨勢(shì),5,6,7,Scaling趨勢(shì),等比例縮小因子 S=1/=0.707,0.18m 0.13m 90nm

2、65nm 45nm 32nm 22/21nm,8,技術(shù)節(jié)點(diǎn)的定義,From ITRS,9,Scaling趨勢(shì),scaling對(duì)不同電路應(yīng)用的影響不同 不同電路應(yīng)用的要求亦不同,10,提綱,背景介紹 面向邏輯電路應(yīng)用的新器件技術(shù) scaling存在的主要問(wèn)題及解決思路 新結(jié)構(gòu)邏輯器件 新機(jī)制邏輯器件 新溝道材料器件（Ge/III-V） 面向非揮發(fā)存儲(chǔ)應(yīng)用的新器件技術(shù) 面向射頻集成應(yīng)用的新器件技術(shù) 總結(jié),11,邏輯器件的要求,MOS器件：柵控開(kāi)關(guān) 理想邏輯器件,12,器件進(jìn)入納米尺度存在的問(wèn)題 -1,器件難以關(guān)斷以及帶來(lái)的功耗增大是尺寸縮小到納米尺度后的關(guān)鍵問(wèn)題,(No longer for “h

3、appy” scaling),13,靜態(tài)功耗增大,Pdyn = nfCVdd2,Psta = IoffVdd,T.C.Chen, ISSCC 2006,14,功耗:納米尺度器件漏電/SS增大,15,性能：如何持續(xù)增大,16,漲落性 可靠性 熱耗散能力 可集成性,器件進(jìn)入納米尺度存在的問(wèn)題 -2,17,器件進(jìn)入納米尺度存在的問(wèn)題 -2,漲落性 可靠性 熱耗散能力 可集成性,18,漲落性 可靠性 熱耗散能力 可集成性,器件進(jìn)入納米尺度存在的問(wèn)題 -2,19,解決思路,20,新材料/新工藝 Non-silicon elements added,21,22,23,24,新材料/新工藝 Non-sili

4、con elements added,25,提綱,背景介紹 面向邏輯電路應(yīng)用的新器件技術(shù) scaling存在的主要問(wèn)題及解決思路 新結(jié)構(gòu)邏輯器件 新機(jī)制邏輯器件 新溝道材料器件（Ge/III-V） 面向非揮發(fā)存儲(chǔ)應(yīng)用的新器件技術(shù) 面向射頻集成應(yīng)用的新器件技術(shù) 總結(jié),26,27,新器件結(jié)構(gòu),超薄體 多柵,傳統(tǒng)平面體硅器件,超薄體單柵SOI器件,平面雙柵器件,FINFET雙柵器件,三柵器件,圍柵器件,28,新型單柵準(zhǔn)SOI器件 新型BOI FINFET雙柵器件 新型圍柵納米線器件(GAA NWFET),29,新型準(zhǔn)SOI單柵器件,與中芯國(guó)際、韓國(guó)三星公司合作,30,準(zhǔn)SOI器件的特點(diǎn) 可以得到與超

5、薄體SOI相似的抑制漏電能力：等效超淺結(jié)，不用超淺結(jié)工藝或者超薄體技術(shù) 無(wú)超薄硅膜所帶來(lái)的載流子遷移率退化、閾值電壓增大等問(wèn)題 體與襯底直接相連 散熱能力比SOI強(qiáng) 閾值調(diào)節(jié)可類(lèi)似體硅器件 抑制漏端通過(guò)埋層的耦合作用，通過(guò)局部絕緣層和襯底高摻雜抑制SCE，同時(shí)可減小高摻雜造成的隧穿電流 與提升源漏結(jié)構(gòu)相比，該器件采用下陷源漏結(jié)構(gòu)可進(jìn)一步降低寄生電容和電阻,可以結(jié)合體硅和SOI器件的優(yōu)點(diǎn)，改進(jìn)兩者問(wèn)題,31,工藝制備,32,實(shí)驗(yàn)演示,33,雙柵器件優(yōu)勢(shì) 短溝效應(yīng)抑制能力強(qiáng):漏電小 更好的載流子輸運(yùn) 縮比能力強(qiáng),34,平面雙柵,垂直雙柵,FINFET,三類(lèi)雙柵器件,35,Intel s 22nm

6、is FINFET,Source: M. Bohr and K. Mistry, ,36,FINFET,FinFET最具潛力的結(jié)構(gòu)： 版圖修改少、易于實(shí)現(xiàn)雙柵對(duì)準(zhǔn)，可集成高K/金屬柵等 SOI FinFET 底部寄生管的抑制易于實(shí)現(xiàn) 成本高，散熱差 提升源漏：選擇外延等 基于體硅的FinFET 成本低，散熱好 有泄漏通道, 需要高深寬比刻蝕,37,新型BOI(body-on-insulator) FINFET,基于體硅材料，硅FIN的底部引入局域化(localized)絕緣層 自然切斷了泄漏通道 很好抑制底部管 降低源漏寄生電阻：下陷源漏；采用生長(zhǎng)隔離區(qū)的方法而不是刻蝕，減小隔離區(qū)的寄生電阻

7、好的散熱性 不需要高深寬比刻蝕 可很好結(jié)合SOI和體硅FINFET的特點(diǎn),X.Xu, et al., IEEE Trans. Elec. Dev., Nov.2008, PKU,38,兼容工藝集成方案,39,實(shí)驗(yàn)測(cè)試結(jié)果: Ion/Ioff 107, DIBL=7mV/V,40,圍柵納米線器件,Tsi : L 2L,Extremely scaling,41,最強(qiáng)的柵控能力和縮比能力 圍柵器件、超薄納米線溝道 (直徑10nm) 更好的輸運(yùn)特性 三維集成、存儲(chǔ)應(yīng)用潛力 More than Moore: 傳感器、能源器件 .,三維圍柵 (GAA)納米線器件,圍柵硅納米線MOSFET(SNWT),42

8、,如何制備？,傳統(tǒng)的微細(xì)加工方法 (Top-down) 主要的挑戰(zhàn): 較小的直徑(10nm) 溝道形狀 實(shí)現(xiàn)圍柵 源漏寄生電阻降低,43,Y.Tian, R.Huang, et al., 34.3, IEDM 2007,PKU,基于體硅襯底 納米線形成: 初始定義(光刻)、thinning 與shaping(自限制氧化與退火) 納米線釋放(圍柵): 各向同性腐蝕 with HM 底部寄生管有效抑制 較大的S/D fan-out: 降低電阻,新型自對(duì)準(zhǔn) epi-free 兼容工藝制備GAA SNWTs,44,Y.Tian, R.Huang, et al., 34.3, IEDM 2007,PKU

9、,45,硅納米線關(guān)鍵工藝,Y.Ai, etal., Physica E , 2010, PKU,46,并聯(lián)納米線的實(shí)現(xiàn),47,圍柵NWFET的實(shí)驗(yàn)測(cè)量結(jié)果,Y.Tian, R.Huang, et al., 34.3, IEDM 2007,PKU,48,基于納米線器件的電路實(shí)驗(yàn)演示,R.Huang, et al., IEEE T-ED, no.10, 2011, PKU,49,實(shí)驗(yàn)測(cè)試結(jié)果,輸出電壓系數(shù)OVC(%)=100(DIOUT/IOUT)/DVOUT,納米線電流鏡電流復(fù)制特性,納米線電流鏡輸出電流特性,50,硅納米線圍柵器件（SNWT） 實(shí)際應(yīng)用的關(guān)鍵性問(wèn)題,51,溝道不摻雜：無(wú)溝道雜質(zhì)

10、漲落(RDF) 其他漲落源：NW線粗糙度, NW直徑漲落,SDE RDF,.,圍柵納米線器件的漲落性,52,直徑漲落 功函數(shù)漲落 (包括了部分LER的影響) 線粗糙度(LER),漲落源的影響(實(shí)驗(yàn)提取結(jié)果),J. Zhuge etal., IEDM 2009,PKU,53,SRAM SNWT v.s. planar,基于納米線器件的SRAM單元 噪聲容限漲落?。罕菊鳒系篮蚐CE抑制能力強(qiáng) 靜態(tài)功耗小,J. Zhuge etal., IEDM 2009,PKU,54,R. Wang, et al., IEDM 2008，PKU,自熱效應(yīng),自熱效應(yīng)嚴(yán)重：即使是體硅上的納米線器件,55,體硅SNWT

11、中退化的熱效應(yīng) 納米線中能夠提供熱輸運(yùn)載體的聲子模數(shù)有限 額外的接觸熱阻 邊界熱阻大：聲子-邊界散射比較嚴(yán)重,R. Wang, et al., IEDM 2008，PKU,56,納米線器件的可靠性：NBTI,57,L.L.Zhang, etal, IEDM 2008, PKU,58,薄體/小尺寸器件中NBTI概率性非穩(wěn)態(tài)退化,增加應(yīng)力時(shí)間/提高應(yīng)力溫度 不是傳統(tǒng)的累積效應(yīng) 退化幾率增強(qiáng)（陷阱占據(jù)幾率的變化）,可靠性 漲落性,C. Liu, et al., IEDM 2011, #23.6,PKU,59,60,降低功耗 DTMOS器件 陡直亞閾斜率器件 TFET器件 NEM relay IMOS

12、 .,Pdyn = nfCVdd2,Psta = IoffVdd,VG,log ID,61,DTMOS,適于低壓工作的動(dòng)態(tài)閾值器件（DTMOS: dynamic threshold voltage MOS） 在低柵壓下保持高閾值，高柵壓下保持低閾值 較低的關(guān)態(tài)漏電和較高的驅(qū)動(dòng)電流 工藝完全兼容 通過(guò)調(diào)整襯底偏壓調(diào)整閾值：開(kāi)態(tài)為正偏，關(guān)態(tài)為負(fù)偏或零偏,Vsub,62,柵體相連實(shí)現(xiàn)動(dòng)態(tài)閾值,R.Huang, etal., T-ED,1998,PKU,實(shí)驗(yàn)結(jié)果,63,DTMOS的工作原理,表面勢(shì)隨著柵壓增大而減?。ú煌趥鹘y(tǒng)MOS器件）,閾值電壓的減小是由于體電荷的減少 閾值達(dá)到VT,min時(shí)，體電

13、荷完全消失,R.Huang, etal., SSE,PKU,MOS-類(lèi)雙極共同作用,64,基于動(dòng)態(tài)閾值器件的超低電壓低噪聲放大電路(0.4V工作),D.Wu, R.Huang, etal, IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS, July 2007, PKU,SMIC 0.13m,5GHz, 0.4V(目前最低工作電壓)，功耗1mW,65,陡直亞閾斜率器件(steep-slope device),66,TFET (tunneling FET),基于帶帶隧穿機(jī)制工作 亞閾斜率SS可以突破60mV/dec的限制 可以有較小的漏電 但是開(kāi)態(tài)電流

14、低(可以增大隧穿面積，或者引入Ge, III-V) 平均亞閾斜率仍需減小,67,68,69,Q.Q.Huang, etal, IEDM 2011, PKU,adaptive operation:高開(kāi)態(tài)、低關(guān)態(tài)、陡變,硅基新結(jié)構(gòu)隧穿晶體管,70,Q.Q.Huang, etal, IEDM 2011, PKU,adaptive operation:高開(kāi)態(tài)、低關(guān)態(tài)、陡變,硅基新結(jié)構(gòu)隧穿晶體管,71,71,Si TSB-TFET,Footprint一樣 開(kāi)態(tài)增加，關(guān)態(tài)降低，SS低,開(kāi)態(tài),72,73,亞閾,74,75,76,提綱,背景介紹 面向邏輯電路應(yīng)用的新器件技術(shù) scaling存在的主要問(wèn)題及解決

15、思路 新結(jié)構(gòu)邏輯器件 新機(jī)制邏輯器件 新溝道材料器件（Ge/III-V as channel） 面向非揮發(fā)存儲(chǔ)應(yīng)用的新器件技術(shù) 面向射頻集成應(yīng)用的新器件技術(shù) 總結(jié),77,Eg?。郝╇姶?r大 短溝效應(yīng)、DIBL差 DOS小 柵/襯底界面？ 源漏？.,78,GeSn pMOS: GeSn: Sn5.3% MBE 370oC，與CMOS工藝兼容 金屬S/D: NiGeSn（350oC 30s） Ion:58%,G.Han et al., IEDM11,16.7,79,GeSn pMOS: GeSn: Sn5.3% MBE 370oC，與CMOS工藝兼容 金屬S/D: NiGeSn（350oC 30

16、s） Ion:58%,G.Han et al., IEDM11,16.7 H.Shu et al., IEDM11,35.2,圍柵Ge pMOS器件: SOI襯底 GeO2/Al2O3/TiN EOT5.5nm Ion/Ioff 105, SS130mV/dec Ion=235A/m -1V,80,Ge nMOS GeO2/Ge界面: 高壓氧化、O3氧化 highest e: 1920cm2/Vs (111) Ge HPO +LOA 1050 cm2/Vs: (001) Ge (GeO2+Al2O3） RTO+O3等離子體處理,C.Lee et al., IEDM10,18.1 W.Chen

17、et al., IEDM10,18.2 Y.Fu et al., IEDM10,18.5,81,鍺基肖特基源漏,采用雜質(zhì)分凝方法實(shí)現(xiàn)肖特基源漏,Y.Guo etal, APL, 2010，PKU,82,可降低漏電兩個(gè)量級(jí)以上，開(kāi)關(guān)比達(dá)106 e0.6eV（350oC450oC）， h0.06eV， n1.03 機(jī)制：F為主導(dǎo) F：改善NiGe材料質(zhì)量 F：有效鈍化界面態(tài) 影響 F：界面形成偶極子 影響,鍺基肖特基勢(shì)壘調(diào)控技術(shù),Y.Guo etal, APL,2010, PKU,83,熱穩(wěn)定性和表面形貌,AFP預(yù)處理：淀積金屬Ni前先鹽酸+氟化銨溶液預(yù)處理 (ammonium fluoride

18、pretreatment) 抑制鍺外擴(kuò)散現(xiàn)象和凝聚現(xiàn)象,Y.Guo etal, EDL,2011，PKU,HF表面處理方法,AFP表面處理方法,溫度可以提升150oC,84,電學(xué)特性,AFP方法漏電比HF方法降低1個(gè)量級(jí),機(jī)理分析:HCl+NH4F HCl: 有效去除表面的自然氧化層， NH4F: 抑制鍺外擴(kuò)散 F引入：抑制氧化層的再次生長(zhǎng)、凝聚現(xiàn)象,Y.Guo etal, EDL,2011，PKU,85,III-V MOSFET,del Alamo, IPRM 2011,86,III-V NMOS 基于InxGa1-xAs材料體系 采用有效的表面預(yù)處理+ALD high-k氧化層 最小LG=

19、50nm 開(kāi)態(tài)電流超過(guò)2mA/mVD=0.5V,IEDM 2008 Purdue Univ.,IEDM 2011 東京工業(yè)大學(xué),87,IEDM 2011,Purdue Univ,VLSI 2011 東京大學(xué),III-V on Insulator wafer bounding 超薄體InGaAs溝道 肖特基源漏結(jié)構(gòu) 新結(jié)構(gòu)III-V MOSFET 三柵FinFET器件 圍柵MOS器件 top-down approach,88,III-V PMOS？ InGaSb溝道 350度的工藝熱預(yù)算 性能優(yōu)異 Ge與III-V共同集成？ on Si wafer（正在研發(fā)） on Ge wafer,IEDM

20、2010,Stanford,VLSI 2011,東京大學(xué),89,提綱,背景介紹 面向邏輯電路應(yīng)用的新器件技術(shù) scaling存在的主要問(wèn)題及解決思路 新結(jié)構(gòu)邏輯器件 新機(jī)制邏輯器件 新溝道材料器件（Ge/III-V） 面向非揮發(fā)存儲(chǔ)應(yīng)用的新器件技術(shù) 面向射頻集成應(yīng)用的新器件技術(shù) 總結(jié),90,91,非揮發(fā)存儲(chǔ)器件 (NVM),非揮發(fā)存儲(chǔ)器件要求 1. 高密度(bit cost) 2. 高速 3. 低功耗 4. 高可靠性 （保持特性,cycling,） 5. 低成本 6. ,92,邏輯：開(kāi)關(guān),存儲(chǔ)： 分出兩個(gè)態(tài)或者多個(gè)態(tài),93,電荷型存儲(chǔ)器件,MOSFET,浮柵閃存器件,SONOS器件,94,基本

21、工作原理,編程 programming,擦除 erasing,控制柵Vg上加足夠高的電壓且漏端接地/正電壓，浮柵上存儲(chǔ)電子: 編程 控制柵接地而源端或襯底加適當(dāng)?shù)恼妷?，浮柵放電：擦?95,可靠性：保持特性、循環(huán)耐久特性,96,新結(jié)構(gòu)電荷型存儲(chǔ)器件,新型雙摻雜浮柵閃存器件(Dual Doping Floating Gate DDFG) 新型垂直溝道雙陷阱層存儲(chǔ)器件 (VDNROM：Vertical Channel Dual-Nitride-Trapping-Layer ROM),97,新型雙摻雜浮柵閃存器件 (Dual Doping Floating Gate DDFG),良好的保持特性 較

22、高編程效率,Y.Li, R.Huang, etal., IEEE EDL, no.7, 2007，PKU,98,與CMOS工藝兼容的集成方法,編程效率提高約2個(gè)量級(jí),更好的保持特性,99,新型VDNROM器件,垂直溝道雙陷阱層存儲(chǔ)器件 VDNROM: Vertical Channel Dual-Nitride-Trapping-Layer ROM,特點(diǎn)：雙層陷阱層和垂直雙柵結(jié)構(gòu) 基于charge trapping 高密度: 4位/單元 單元面積縮小不受柵長(zhǎng)scaling的影響 雙柵器件短溝效應(yīng)抑制能力強(qiáng)，柵長(zhǎng)scaling relaxed 可用基本與平面單元兼容的工藝實(shí)現(xiàn),F.L.Zhou,R

23、.Huang, etal., SSE,2008,PKU,100,VDNROM工作機(jī)制,舉例: 四態(tài) (Bit 1 & Bit 2),101,F.L.Zhou,R.Huang, etal., SSE,2008,PKU,102,VDNROM的工藝實(shí)現(xiàn),提出與平面單元兼容的工藝集成方案,103,實(shí)驗(yàn)測(cè)量的VDNROM存儲(chǔ)特性,Bit1/2 和Bit3/4 分別具有4個(gè)狀態(tài)，每單元存儲(chǔ)4位信息,104,VDNROM閃存的擦/寫(xiě)耐久性和150oC高溫保持特性,105,extremely scaling的問(wèn)題,隨著面積減小，浮柵或陷阱層中存的電子數(shù)減少,106,Emerging memory,non-ch

24、arge based non-volatile memory,107,變電阻 (new sensing mechanism) MRAM (改變極化方向， 改變隧穿結(jié)的電阻) PCRAM (相變) RRAM(電場(chǎng)/電流導(dǎo)致阻變),108,阻變存儲(chǔ)器RRAM,RRAM (resistance switching RAM ),電壓/電流導(dǎo)致電導(dǎo)變化 優(yōu)勢(shì) 結(jié)構(gòu)簡(jiǎn)單，易于集成 高速 (ns級(jí)) 低壓 高靈敏度,109,考慮與CMOS工藝兼容的材料(Fab-friendly) SiOxNy TaOx,110,Silicon-rich SiOxNy RRAM,R.Huang etal., App. Phy

25、., 2011, PKU,完全與CMOS工藝兼容 低阻變電壓 保持特性和耐久特性好 熱穩(wěn)定性好,L. Zhang, et al. EDL, 2009, PKU,111,Bipolar TaOx-based RRAM,低壓工作: 0.7V 高速: 20ns 耐久特性好 電阻漲落小 熱穩(wěn)定性好,L. Zhang, et al. EDL, 2010, PKU,112,提綱,背景介紹 面向邏輯電路應(yīng)用的新器件技術(shù) scaling存在的主要問(wèn)題及解決思路 新結(jié)構(gòu)邏輯器件 新機(jī)制邏輯器件 新溝道材料器件（Ge/III-V） 面向非揮發(fā)存儲(chǔ)應(yīng)用的新器件技術(shù) 面向射頻集成應(yīng)用的新器件技術(shù) 總結(jié),113,Sca

26、ling,More than Moore,upcoming areas of interest for future R&D,Functional diversification,114,RF applications,115,RF CMOSRFIC的發(fā)展趨勢(shì),From 2005 Roadmap on Wireless and AMS,RF CMOS Comes of Age,116,問(wèn)題,RF CMOS技術(shù) 從工藝角度看存在的主要問(wèn)題: 襯底串?dāng)_大 高品質(zhì)因子的無(wú)源元件難以實(shí)現(xiàn)：襯底損耗等 .,117,118,面向射頻/混合信號(hào)應(yīng)用的新型隔離工藝研究,基于CMOS后工藝的新型隔離工藝 局域選擇性多孔硅背向生長(zhǎng)隔離工藝技術(shù)(SGPS) 不更改標(biāo)準(zhǔn)CMOS工藝情況下，改善了襯底損耗和襯底串?dāng)_的問(wèn)題,C.Li, etal., IEEE EDL, 2007, PKU C.Li etal, IEEE EDL, 2008,PKU,119,120,SGPS高品質(zhì)因子集成電感,121,SGPS技術(shù)實(shí)現(xiàn)高性能射頻集成電路,122,SGPS技術(shù)實(shí)現(xiàn)高頻襯底串?dāng)_隔離,123,提綱,背景介紹 面向邏輯電路應(yīng)用的新器件技術(shù) scaling存在的主要問(wèn)題及解決思路 新結(jié)構(gòu)邏輯器件 新機(jī)制邏輯器件 新溝道材料器件（Ge/II