第4章主存儲(chǔ)器.ppt

1、1,第4章 主存儲(chǔ)器,2,4.1 主存儲(chǔ)器處于全機(jī)中心地位 4.2 主存儲(chǔ)器分類(lèi) 4.3 主存儲(chǔ)器的主要技術(shù)指標(biāo) 4.4 主存儲(chǔ)器的基本操作 4.5 讀/寫(xiě)存儲(chǔ)器(即隨機(jī)存儲(chǔ)器(RAM) 4.6 非易失性半導(dǎo)體存儲(chǔ)器 4.7 DRAM的研制與發(fā)展 4.8 半導(dǎo)體存儲(chǔ)器的組成與控制 4.9 多體交叉存儲(chǔ)器,3,4.2 主存儲(chǔ)器分類(lèi),4.1 主存儲(chǔ)器處于全機(jī)中心地位,半導(dǎo)體 存儲(chǔ)器,只讀存儲(chǔ)器 （ROM）,隨機(jī)存取存儲(chǔ)器 （RAM）,靜態(tài)RAM（SRAM） 動(dòng)態(tài)RAM（DRAM）,掩膜式ROM 一次性可編程ROM（PROM） 紫外線擦除可編程ROM（EPROM） 電擦除可編程ROM（EEPROM）

2、,4,4.3 主存儲(chǔ)器的主要技術(shù)指標(biāo),主存容量,最小信息單位是一個(gè)存儲(chǔ)字,以字或字節(jié)為單位來(lái)表示主存儲(chǔ)器存儲(chǔ)單元的總數(shù)即主存容量,指令中地址碼的位數(shù)決定了主存儲(chǔ)器的可直接尋址的最大空間,5,4.3 主存儲(chǔ)器的主要技術(shù)指標(biāo),主存容量,存儲(chǔ)器存取時(shí)間,從啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)歷的時(shí)間,6,4.3 主存儲(chǔ)器的主要技術(shù)指標(biāo),主存容量,存儲(chǔ)器存取時(shí)間,存儲(chǔ)周期時(shí)間,連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作(例如連續(xù)兩次讀操作)所需間隔的最小時(shí)間,7,4.4 主存儲(chǔ)器的基本操作,圖4.1 主存儲(chǔ)器與CPU的聯(lián)系,讀： 地址： ARAB 讀信號(hào)： CPU CB MEM 數(shù)據(jù)： MEM DB DR Ready

3、： MEM CB CPU,8,4.4 主存儲(chǔ)器的基本操作,圖4.1 主存儲(chǔ)器與CPU的聯(lián)系,寫(xiě)： 地址： ARAB 寫(xiě)信號(hào)： CPU CB MEM 數(shù)據(jù)： DR DB MEM Ready： MEM CB CPU,9,高位字節(jié) 地址為字地址,低位字節(jié) 地址為字地址,設(shè)地址線 24 根,按 字節(jié) 尋址,按 字 尋址,若字長(zhǎng)為 16 位,按 字 尋址,若字長(zhǎng)為 32 位,主存中存儲(chǔ)單元地址的分配,224 = 16 M,8 M,4 M,4.4 主存儲(chǔ)器的基本操作,10,芯片容量,1. 半導(dǎo)體存儲(chǔ)芯片的基本結(jié)構(gòu),1K4位,16K1位,8K8位,10,4,14,1,13,8,4.5 讀/寫(xiě)存儲(chǔ)器(即隨機(jī)存

4、儲(chǔ)器(RAM),11,片選線,讀/寫(xiě)控制線,（低電平寫(xiě) 高電平讀）,（允許讀）,（允許寫(xiě)）,4.5 讀/寫(xiě)存儲(chǔ)器(即隨機(jī)存儲(chǔ)器(RAM),12,存儲(chǔ)芯片片選線的作用,用 16K 1位 的存儲(chǔ)芯片組成 64K 8位 的存儲(chǔ)器,32片,13,2. 半導(dǎo)體存儲(chǔ)芯片的譯碼驅(qū)動(dòng)方式,(1) 線選法,14,(2) 重合法,0,0,15,讀/寫(xiě)存儲(chǔ)器(即隨機(jī)存儲(chǔ)器(RAM),靜態(tài)存儲(chǔ)器,動(dòng)態(tài)存儲(chǔ)器,16,1. 靜態(tài)存儲(chǔ)器(SRAM),(1) 存儲(chǔ)單元和存儲(chǔ)器,圖4.2 MOS靜態(tài)存儲(chǔ)器的存儲(chǔ)單元,17,圖4.3 MOS靜態(tài)存儲(chǔ)器結(jié)構(gòu)圖,18,圖4.3 MOS靜態(tài)存儲(chǔ)器結(jié)構(gòu)圖,19, 靜態(tài) RAM 基本電路的

5、 讀 操作,讀選擇有效,20, 靜態(tài) RAM 基本電路的 寫(xiě) 操作,寫(xiě)選擇有效,21,圖4.4 1K靜態(tài)存儲(chǔ)器框圖,22,(2) 開(kāi)關(guān)特性 讀周期的參數(shù),圖4.5 存儲(chǔ)器芯片讀數(shù)時(shí)間,23, 寫(xiě)周期的參數(shù),圖4.6 描述寫(xiě)周期的開(kāi)關(guān)參數(shù),24,2. 動(dòng)態(tài)存儲(chǔ)器(DRAM),(1) 存儲(chǔ)單元和存儲(chǔ)器原理,圖4.7 三管存儲(chǔ)單元電路圖,25,圖4.8 單管存儲(chǔ)單元線路圖,26,(2) 再生 DRAM是通過(guò)把電荷充積到MOS管的柵極電容或?qū)ｉT(mén)的MOS電容中去來(lái)實(shí)現(xiàn)信息存儲(chǔ)的。但是由于電容漏電阻的存在，隨著時(shí)間的增加，其電荷會(huì)逐漸漏掉，從而使存儲(chǔ)的信息丟失。為了保證存儲(chǔ)信息不遭破壞，必須在電荷漏掉以前

6、就進(jìn)行充電，以恢復(fù)原來(lái)的電荷。把這一充電過(guò)程稱(chēng)為再生，或稱(chēng)為刷新。對(duì)于DRAM，再生一般應(yīng)在小于或等于2ms的時(shí)間內(nèi)進(jìn)行一次。 DRAM采用“讀出”方式進(jìn)行再生。,27,圖4.9 16K1動(dòng)態(tài)存儲(chǔ)器框圖,28,(3) 動(dòng)態(tài) RAM 刷新,刷新與行地址有關(guān),以128 128 矩陣為例,29,tC = tM + tR, 分散刷新（存取周期為1 s ）,(存取周期為 0.5 s + 0.5 s ),以 128 128 矩陣為例,30, 分散刷新與集中刷新相結(jié)合（異步刷新）,對(duì)于 128 128 的存儲(chǔ)芯片（存取周期為 0.5 s ）,若每隔 15.6 s 刷新一行,每行每隔 2 ms 刷新一次,31

7、,(4) 動(dòng)態(tài) RAM 和靜態(tài) RAM 的比較,存儲(chǔ)原理,集成度,芯片引腳,功耗,價(jià)格,速度,刷新,32,4.6 非易失性半導(dǎo)體存儲(chǔ)器,只讀存儲(chǔ)器(ROM) 2. 可編程序的只讀存儲(chǔ)器(PROM) 3. 可擦可編程序的只讀存儲(chǔ)器(EPROM) 4. 可電擦可編程序只讀存儲(chǔ)器(E2PROM) 5. 快擦除讀寫(xiě)存儲(chǔ)器(Flash Memory),33,表4.1 列出幾種存儲(chǔ)器的主要應(yīng)用,4.7 DRAM的研制與發(fā)展,34,4.8 半導(dǎo)體存儲(chǔ)器的組成與控制,存儲(chǔ)器容量擴(kuò)展,用 1K 4位 存儲(chǔ)芯片組成 1K 8位 的存儲(chǔ)器,？片,2片,35,用 2片 16K*4位的存儲(chǔ)芯片組成16K*8位的存儲(chǔ)器,

8、圖4.18 位擴(kuò)展連接方式,36,(2) 字?jǐn)U展（增加存儲(chǔ)字的數(shù)量）,用 1K 8位 存儲(chǔ)芯片組成 2K 8位 的存儲(chǔ)器,？片,2片,37,用 4片 16K*8位組成64K*8位的存儲(chǔ)器,圖4.19 字?jǐn)U展連接方式,38,(3) 字、位擴(kuò)展,用 1K 4位 存儲(chǔ)芯片組成 4K 8位 的存儲(chǔ)器,？片,8片,39,用 8片 1K*4位存儲(chǔ)芯片組成4K*8位存儲(chǔ)器,圖4.20 靜態(tài)存儲(chǔ)器芯片與CPU的連接,40,存儲(chǔ)擴(kuò)展問(wèn)題分析,問(wèn)題描述： 已有m（字）n（位）的存儲(chǔ)芯片，設(shè)計(jì)一個(gè)mn的存儲(chǔ)器，其中m=m與/或n=n m=m, nn 即單純的位擴(kuò)展 mm, n=n 即單純的字?jǐn)U展 mm, nn 即字

9、和位均需擴(kuò)展,41,存儲(chǔ)擴(kuò)展問(wèn)題分析,設(shè)計(jì)要點(diǎn) 用mn芯片構(gòu)造一個(gè)pq的陣列，待設(shè)計(jì)存儲(chǔ)器所需的模塊數(shù)為pq，其中p=m/m,q=n/n 如果m=m，則不需增加地址位數(shù)；如果mm，則需增加地址位數(shù)，并設(shè)計(jì)相應(yīng)的地址控制電路 正確連接各芯片的片選線、讀/寫(xiě)控制線、數(shù)據(jù)輸入線和數(shù)據(jù)輸出線，并使存儲(chǔ)器與CPU的時(shí)序妥善地配合。,42,存儲(chǔ)器擴(kuò)展實(shí)例,舉例 問(wèn)題 試用1K 4位的RAM芯片為某計(jì)算機(jī)系統(tǒng)設(shè)計(jì)一個(gè)存儲(chǔ)器，存儲(chǔ)單元長(zhǎng)度為1個(gè)字節(jié)，尋址范圍從3000H至37FFH，該系統(tǒng)的地址總線寬度為16位（A15A0），數(shù)據(jù)總線寬度為8位（D7D0），CPU對(duì)存儲(chǔ)器發(fā)出的控制信號(hào)為/MREQ和R/W。,

10、43,存儲(chǔ)器擴(kuò)展實(shí)例,設(shè)計(jì) 計(jì)算存儲(chǔ)單元數(shù)（容量） 37FFH-3000H+1H=800H，每個(gè)單元為8位，故容量為2K 8 計(jì)算所用RAM芯片數(shù) 2K/1K 8/4=4片 芯片構(gòu)成陣列，確定總體布局 芯片橫向擴(kuò)展2片，構(gòu)成單元長(zhǎng)度為8位的芯片組 芯片縱向擴(kuò)展2片，構(gòu)成2K個(gè)單元,44,存儲(chǔ)器擴(kuò)展實(shí)例,芯片內(nèi)部尋址需要10位地址（A9A0），其他作為芯片組選擇,45,存儲(chǔ)器擴(kuò)展實(shí)例,設(shè)計(jì)譯碼控制電路,A15 A14 A13 A12 A11 A10 A9 A8 A0 地址,0 0 1 1 0 0 0 0 0 3000H,0 0 1 1 0 0 1 1 1 33FFH,0 0 1 1 0 1 0

11、0 0 3400H,0 0 1 1 0 1 1 1 1 37FFH,46,存儲(chǔ)器擴(kuò)展實(shí)例,設(shè)計(jì)存儲(chǔ)器的讀/寫(xiě)控制電路 存儲(chǔ)器有兩個(gè)控制輸入端：片選/CS和/WE。 /CS有譯碼器輸出加以控制； /WE=/MREQ+R/W,47,存儲(chǔ)器擴(kuò)展實(shí)例,畫(huà)出連接電路圖,48,設(shè)CPU有16根地址線，8根數(shù)據(jù)線，并用/MREQ作為訪存控制信號(hào)（低電平有效），用/WR作為讀/寫(xiě)控制信號(hào)（高電平為讀，低電平為寫(xiě)）?，F(xiàn)有下列存儲(chǔ)芯片：1K*4位RAM、4K*8位RAM 、8K*8位RAM 、2K*8位ROM 、4K*8位ROM 、8K*8位ROM及74LS138譯碼器和各種門(mén)電路。畫(huà)出CPU與存儲(chǔ)器的連接圖，要

12、求如下： 1主存地址空間分配：6000H-67FFH為系統(tǒng)程序區(qū)。 6800H-6BFFH為用戶程序區(qū)。 2合理選用上述存儲(chǔ)芯片，說(shuō)明各選幾片。 3詳細(xì)畫(huà)出存儲(chǔ)芯片的片選邏輯圖。,練習(xí)：,49,解:,(1) 寫(xiě)出對(duì)應(yīng)的二進(jìn)制地址碼,(2) 確定芯片的數(shù)量及類(lèi)型,A15A14A13 A11 A10 A7 A4 A3 A0,50,(3) 分配地址線,A10 A0 接 2K 8位 ROM 的地址線,A9 A0 接 1K 4位 RAM 的地址線,(4) 確定片選信號(hào),51,CPU 與存儲(chǔ)器的連接圖,52,4.9 多體交叉存儲(chǔ)器,4.9.1 編址方式 多模塊存儲(chǔ)器實(shí)現(xiàn)重疊與交叉存取。 在M個(gè)模塊上交叉編址(M=