ADC0809外圍接口電路.ppt

1、課題背景、目的、意義,1.課題背景、目的、意義 本課題以FPGA技術(shù)為基礎(chǔ)，以Verilog為描述語言，以QuartusII為仿真平臺，設(shè)計ADC0809接口電路邏輯。該邏輯電路嵌入FPGA中,與ADC0809互連。通過FPGA實現(xiàn)對模數(shù)轉(zhuǎn)換芯片的控制，使進(jìn)入ADC0809的模擬信號轉(zhuǎn)換為數(shù)字信號并輸出顯示。,設(shè)計思路,1.了解ADC0809芯片內(nèi)部結(jié)構(gòu)和管腳的工作原理； 2.依據(jù)芯片的管腳的工作原理，設(shè)定 ADC0809接口電路接口的工作方式；由管腳的工作方式，設(shè)定代碼的大體框架； 3.由芯片的工作程序，最終確ADC0809接口電路采樣控制過程 。 4.驗證檢查。,ADC0809芯片概述,A

2、DC0809是CMOS的8位A/D轉(zhuǎn)換器，片內(nèi)有8路模擬開關(guān)，可控制8個模擬量中的一個進(jìn)入轉(zhuǎn)換器中。 ADC0809的精度是8位，轉(zhuǎn)換時間約為100s，含鎖存控制的8路開關(guān)，輸出有三態(tài)緩沖控制，單5V電源供電。,ADC0809的內(nèi)部結(jié)構(gòu),右圖所示為ADC0809芯片的內(nèi)部結(jié)構(gòu)，從圖中可看到多路開關(guān)可選通8個模擬通道，允許8路模擬量分時輸入，共用一個A/D轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換，這是一種經(jīng)濟(jì)的多路數(shù)據(jù)采集方法。地址鎖存與譯碼電路完成對A、B、C 3個地址位進(jìn)行鎖存和譯碼，其譯碼輸出用于通道選擇，其轉(zhuǎn)換結(jié)果通過三態(tài)輸出鎖存器存放、輸出。,ADC0809芯片管腳的工作原理,(1) 模擬信號輸入IN0IN7：

3、 IN0-IN7 為八路模擬電壓輸入線； (2) 地址輸入和控制線 ：地址輸入和控制線共4 條，其中ADDA、ADDB 和ADDC 為地址輸入線，選擇IN0-IN7 上哪一路模擬電壓送給比較器進(jìn)行A/D 轉(zhuǎn)換。ALE 為地址鎖存允許輸入線，高電平有效。當(dāng)ALE 線為高電平時，ADDA、ADDB和ADDC 三條地址線上地址信號得以鎖存。 (3) 數(shù)字量輸出及控制線（11 條）：START 為“啟動脈沖”輸入線，上升沿清零，下降沿啟動ADC0809 工作。EOC 為轉(zhuǎn)換結(jié)束輸出線，該線高電平表示AD 轉(zhuǎn)換已結(jié)束，數(shù)字量已鎖入“三態(tài)輸出鎖存器”。D0-D7 為數(shù)字量輸出線，D7 為最高位。ENABL

4、E 為“輸出允許”線，高電平時能使D0-D7 引腳上輸出轉(zhuǎn)換后的數(shù)字量。 (4) 電源線及其他（5 條）：CLOCK 為時鐘輸入線，用于為ADC0809 提供逐次比較所需，一般為640kHz 時鐘脈沖。Vcc 為+5V 電源輸入線，GND 為地線。+VREF 和-VREF 為參考電壓輸入線，用于給電阻網(wǎng)絡(luò)供給標(biāo)準(zhǔn)電壓。+VREF 常和VDD 相連，-VREF 常接地。,ADC0809芯片的工作過程：,（1）當(dāng)模擬量送至某一輸入通道INi后，CPU將標(biāo)識該通道編碼的三位地址信號經(jīng)數(shù)據(jù)線或地址線輸入到ADDC、ADDB、ADDA引腳上。 （2）地址鎖存允許ALE鎖存這三位地址信號，啟動命令STAR

5、T啟動A/D轉(zhuǎn)換。 （3）轉(zhuǎn)換開始：EOC變低電平；轉(zhuǎn)換結(jié)束：EOC變?yōu)楦唠娖?。EOC可作為中斷請求信號。 （4）轉(zhuǎn)換結(jié)束后，可通過執(zhí)行IN指令，設(shè)法在輸出允許EN腳上形成一個正脈沖，打開三態(tài)緩沖器把轉(zhuǎn)換的結(jié)果輸入到D70，一次A/D轉(zhuǎn)換便完成了。,ADC0809接口電路管腳的工作原理的確定,由ADC0809芯片的管腳的工作原理，可以推出ADC0809接口電路管腳的工作原理。確定ADC0809接口電路的各個管腳是輸入管腳或者為輸出管腳。 了解芯片的管腳的工作原理后，畫出ADC0809接口電路原理圖,FPGA與ADC0809接口電路原理圖,ADC0809芯片管腳中：,模擬信號輸入IN0IN7，由

6、模擬電路輸入模擬信號； 4條電源線： +VREF 和-VREF 為參考電壓輸入線，用于給電阻網(wǎng)絡(luò)供給標(biāo)準(zhǔn)電壓。+VREF 常和VDD 相連，-VREF 常接地。 上述的端口直接按照要求連線。,ADC0809與FPGA接口電路設(shè)計,FPGA_IO18接收ADC0809 8位數(shù)數(shù)據(jù)； FPGA_IO9接收ADC0809 轉(zhuǎn)換結(jié)束信號EOC； FPGA_IO1012 為ADC0809提供8路模擬信號開關(guān)的3位地址選通信號（ADD-AC）；另需外界輸入地址信號； FPGA_IO13 為ADC0809提供地址鎖存控制信號ALE：高電平時把三個地址信號送入地址鎖存器，并經(jīng)譯碼器得到地址輸出，以選擇相應(yīng)的模

7、擬輸入通道；,接下頁,FPGA_IO14為ADC0809提供輸出允許控制信號ENABLE：電平由低變高時，打開輸出鎖存器，將轉(zhuǎn)換結(jié)果的數(shù)字量送到數(shù)據(jù)總線上； FPGA_IO15為ADC0809提供啟動控制信號START：一個正脈沖過后A/D開始轉(zhuǎn)換；,FPGA_IO16為ADC0809提供時鐘信號信號CLOCK， ADC0809沒有內(nèi)部時鐘，需外接10KHz1290Hz的時鐘信號，這里由FPGA的系統(tǒng)時鐘（50MHz）經(jīng)256分頻得到clk1（195KHz）作為ADC0809轉(zhuǎn)換工作時鐘,ADC0809采樣控制程序電路符號,左邊為輸入端 右邊是輸出端,在確定外圍接口電路端口的輸入、輸出后，描述

8、出ADC0809采樣控制程序電路符號,由于知道了ADC0809芯片的工作過程，依此可以推導(dǎo)并確定ADC0809接口電路采樣控制過程。,當(dāng)模擬量送至某一輸入端（如IN-0或IN-1）等，由3位地址信號選擇，而地址信號（ADDC、ADDB、ADDA）由ALE鎖存。START是轉(zhuǎn)換啟動信號，一個正脈沖過后A/D開始轉(zhuǎn)換 EOC是轉(zhuǎn)換情況狀態(tài)信號，當(dāng)啟動轉(zhuǎn)換約100s后，EOC產(chǎn)生一個負(fù)脈沖，以示轉(zhuǎn)換結(jié)束。 在EOC的上升沿后，且輸出使能信號ENABLE為高電平，則控制打開三態(tài)緩沖器，把轉(zhuǎn)換好的8位數(shù)據(jù)由q(7，0)輸出。 至此ADC0809的一次轉(zhuǎn)換結(jié)束,ADC0809接口電路采樣控制過程,ADC0809的工作時序圖,ADC0809采樣控制狀態(tài)圖,根據(jù)其采樣時序用狀態(tài)機(jī)來描述采樣控制過程，其狀態(tài)轉(zhuǎn)換關(guān)系 如左圖所示。,由Quartus軟件進(jìn)行驗證,按照軟件的驗證的步驟進(jìn)行代碼的驗證； 將Verilog HDL 文件生成為符號（Symbol ）生成符號圖如下：,與先前預(yù)測的控制電路符號一樣,由Quartus軟件進(jìn)行驗證,按照軟件的驗證的步驟進(jìn)行代碼的驗證； 在矢量波形文件中對輸入量輸入波形如圖,生成仿真網(wǎng)表，選擇仿真模式 ，然后點擊Start 按鈕，開始仿真。在仿真完成后，點擊Report 按鈕即可觀看仿真的結(jié)果，,在輸出端口中d70的輸入波形為00000001。,輸