8位加法器的設(shè)計(jì)

1、實(shí)驗(yàn)二 8位加法器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康氖煜だ肣uartus的圖形編輯輸入法設(shè)計(jì)簡單組合電路，掌握層次化設(shè)計(jì)方法，并通過8位全加器的設(shè)計(jì)，進(jìn)一步熟悉利用EDA軟件進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的流程。二、實(shí)驗(yàn)儀器與器材計(jì)算機(jī)1臺(tái)，GW48-PK2S實(shí)驗(yàn)箱1臺(tái)，Quartus6.0 1套。三、實(shí)驗(yàn)內(nèi)容1. 基本命題利用圖形輸入法設(shè)計(jì)一個(gè)一位半加器和全加器，再利用級(jí)聯(lián)方法構(gòu)成8位加法器。2. 擴(kuò)展命題利用文本輸入法設(shè)計(jì)4位并行進(jìn)位加法器，再利用層次設(shè)計(jì)方法構(gòu)成8位加法器。通過時(shí)序仿真，比較兩種加法器的性能。四、設(shè)計(jì)思路加法器是數(shù)字系統(tǒng)中的基本邏輯器件。例如，為了節(jié)省邏輯資源，減法器和硬件乘法器都可由加法器來構(gòu)成。多

2、位加法器的設(shè)計(jì)十分耗費(fèi)硬件資源，因此在實(shí)際的設(shè)計(jì)和相關(guān)系統(tǒng)的開發(fā)中，需要注意資源的利用率和進(jìn)位速度兩方面的問題。對(duì)此，首先應(yīng)選擇較適合組合邏輯設(shè)計(jì)的器件作為最終的目標(biāo)器件，如CPLD；其次在加法器的邏輯結(jié)構(gòu)設(shè)計(jì)上，在芯片資源的利用率和加法器的速度兩方面權(quán)衡得失，探尋最佳選擇，即選擇最佳的并行進(jìn)位最小的加法單元的寬度。顯然這種選擇與目標(biāo)器件的時(shí)延特性有直接關(guān)系。多位加法器的構(gòu)成有兩種方式：即并行進(jìn)位和串行進(jìn)位方式。串行進(jìn)位方式的加法器是將全加器級(jí)聯(lián)構(gòu)成的，它有電路簡單，但進(jìn)位速度較慢的特點(diǎn)。并行進(jìn)位加法器設(shè)有產(chǎn)生并行進(jìn)位的邏輯電路，加法器的進(jìn)位僅與輸入狀態(tài)有關(guān)，與各級(jí)加法器的進(jìn)位無關(guān)，即第 i

3、位加法器的進(jìn)位直接由該位的各輸入狀態(tài)決定，其關(guān)系式為： （i = 0,1,2,3）當(dāng)i = 3時(shí)，代入上述表達(dá)式可得： 4位加法器的各位和數(shù)表達(dá)式如下：用門電路實(shí)現(xiàn)的4位并行加法器電路如圖2-1所示。圖2-1 4位并行加法器電路顯然，隨著位數(shù)的增加，并行加法進(jìn)位電路將越來越復(fù)雜，相同位數(shù)的并行加法器與串行加法器的資源占用差距也將快速增大，一般情況下，并行進(jìn)位加法器通常比串行級(jí)聯(lián)加法器占用更多的芯片資源。由于4位二進(jìn)制并行加法器和串行級(jí)聯(lián)加法器占用幾乎相同的芯片資源。因此，多位數(shù)加法器由4位二進(jìn)制并行加法器級(jí)聯(lián)構(gòu)成是較好的折中選擇，圖2-2所示為該電路結(jié)構(gòu)的8位加法器。圖2-2 8位加法器硬件結(jié)

4、構(gòu)圖提示：設(shè)計(jì)步驟一般包括如下十個(gè)方面，具體可參考實(shí)驗(yàn)一的設(shè)計(jì)思路，下面提示有助于解決實(shí)驗(yàn)過程中出現(xiàn)的問題。（1）首先應(yīng)該建立好工作庫文件夾并取名adder，以作設(shè)計(jì)工程項(xiàng)目的工作庫。（2）設(shè)計(jì)電路原理圖。打開Quartus II，選擇菜單FileNew。在New窗口中的Device Design Files中選擇編譯文件的語言類型“Block Diagram/Schematic File”如圖2-3所示，單擊OK后出現(xiàn)圖形編輯界面如圖2-4所示。然后在該圖形編輯窗口中繪制設(shè)計(jì)電路圖。圖2-3 選擇圖形編輯類型圖2-3 Quartus II的圖形編輯界面（3）將當(dāng)前設(shè)計(jì)取名為hadder并設(shè)定

5、為工程。設(shè)定后可以看見Quartus II主窗左上方的工程項(xiàng)目路徑指向。這個(gè)路徑指向很重要?。?）編譯和排錯(cuò)注意：如果設(shè)計(jì)文件含有錯(cuò)誤，在編譯時(shí)會(huì)出現(xiàn)出錯(cuò)信息指示。有時(shí)盡管只有1、2個(gè)小錯(cuò)，但卻會(huì)出現(xiàn)大量的出錯(cuò)信息，確定錯(cuò)誤所在的最好辦法是找到最上一排錯(cuò)誤信息指示，用鼠標(biāo)左鍵雙擊，就能發(fā)現(xiàn)在出現(xiàn)文本編譯窗中閃動(dòng)的光標(biāo)附近找到錯(cuò)誤所在。糾正后再次編譯，直至排除所有錯(cuò)誤。還需要注意：閃動(dòng)的光標(biāo)指示錯(cuò)誤所在只是相對(duì)的，錯(cuò)誤一般在上方。VHDL文本編輯中還可能出現(xiàn)許多其它錯(cuò)誤，如：1） 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程，由于沒有了工作庫，報(bào)錯(cuò)信息如下： Error ：Cant open VH

6、DL WORK 2） 錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf而非.vhd，報(bào)錯(cuò)信息如下：Error ：Line1，F(xiàn)ile e:muxfilemux21a.tdf: TDF syntax error: .3） 未將設(shè)計(jì)文件名存為其實(shí)體名，如錯(cuò)寫為muxa.vhd，報(bào)錯(cuò)信息如下：Error ：Line1，.VHDL Design File muxa.vhd must contain .（5）時(shí)序仿真。具體步驟包括：建立波形文件、輸入信號(hào)節(jié)點(diǎn)、設(shè)置波形參量、設(shè)定仿真時(shí)間寬度、加上輸入信號(hào)、波形文件存盤、運(yùn)行仿真器、觀察分析波形。注意：仿真波形文件的建立，一定要十分注意仿真時(shí)間區(qū)域的設(shè)定，以及時(shí)鐘信號(hào)的周期

7、設(shè)置，否則即使設(shè)計(jì)正確也無法獲得正確的仿真結(jié)果。設(shè)定比較合理的仿真時(shí)間區(qū)域和信號(hào)頻率，即仿真時(shí)間區(qū)域不能太小，仿真頻率不能太高，即信號(hào)周期不能小到與器件的延時(shí)相比擬。還可以進(jìn)一步了解信號(hào)的延時(shí)情況。圖2-4左側(cè)的豎線是測試參考線，它與鼠標(biāo)箭頭間的時(shí)間差顯示在窗口上方的Interval小窗中，使用該方法可以測量任意兩點(diǎn)的時(shí)間差，由圖可見輸入與輸出波形間有一個(gè)小的延時(shí)量。圖2-4 仿真波形圖（6）建立電路模塊默認(rèn)符號(hào)在Quartus II環(huán)境下，執(zhí)行“File”菜單下的“Create/Update”選項(xiàng)中的“Create Symbol Files for Current File”命令，將通過編譯

8、的設(shè)計(jì)文件產(chǎn)生一個(gè)（Quartus II Block Symbol File）模塊符號(hào)文件，并保存在工程目錄中。該模塊符號(hào)可以被其他圖形設(shè)計(jì)文件調(diào)用，實(shí)現(xiàn)多層次的系統(tǒng)電路設(shè)計(jì)。（7）利用上述設(shè)計(jì)的半加器模塊和必要的門電路設(shè)計(jì)全加器，重復(fù)上述過程對(duì)所設(shè)計(jì)的全加器進(jìn)行仿真，確認(rèn)滿足設(shè)計(jì)要求以后，最后再利用全加器模塊設(shè)計(jì)8位串行級(jí)聯(lián)加法器。注意：若8位串行級(jí)聯(lián)加法器的文件名取adder8b，則在新建過程時(shí)，需要把最頂層文件名取adder8b，并將hadder和fadder等相關(guān)文件保存到該工程目錄中。（8）引腳鎖定為在實(shí)驗(yàn)系統(tǒng)上驗(yàn)證設(shè)計(jì)的正確性，完成硬件測試。如果目標(biāo)器件是EP1C6Q240 C8，

9、選擇合適的實(shí)驗(yàn)電路模式（參考附錄2實(shí)驗(yàn)結(jié)構(gòu)圖，建議使用模式“1”），并確定輸入輸出信號(hào)進(jìn)行引腳鎖定。建議用鍵2和鍵1輸入8位加數(shù) （此值顯示于鍵對(duì)應(yīng)的數(shù)碼管上，高位靠左）；鍵4和鍵3可輸入8位被加數(shù)（此值顯示于鍵對(duì)應(yīng)的數(shù)碼管上，高位靠左）；加法器最低進(jìn)位位由鍵8控制；加法器的“和”顯示于數(shù)碼管6和5；加法器溢出位由發(fā)光管D8顯示。請(qǐng)參考實(shí)驗(yàn)一列出引腳鎖定信息表。（9）編程下載時(shí)建議采用USB方式。（10）硬件測試：自擬測試方法，做好測試數(shù)據(jù)的記錄。五、實(shí)驗(yàn)要求將實(shí)驗(yàn)原理、設(shè)計(jì)過程、編譯仿真波形和分析結(jié)果、硬件測試實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。設(shè)計(jì)過程：1、設(shè)計(jì)一位半加器：2、利用前面設(shè)計(jì)的半加器設(shè)計(jì)一

10、位全加器：3、 利用前面設(shè)計(jì)的全加器設(shè)計(jì)8位全加器：4、 仿真設(shè)計(jì)5、 配置引腳：6、啟動(dòng)實(shí)驗(yàn)箱，檢查實(shí)驗(yàn)結(jié)果，驗(yàn)證實(shí)驗(yàn)正確性六、實(shí)驗(yàn)思考題（1）與單一設(shè)計(jì)文件比較，實(shí)現(xiàn)層次化設(shè)計(jì)應(yīng)注意哪些問題？層次化設(shè)計(jì)應(yīng)注意每個(gè)層次設(shè)計(jì)的順序，從最小層次開始設(shè)計(jì)，且要保證每個(gè)層次設(shè)計(jì)的正確性，并要記得把上一個(gè)層次設(shè)計(jì)的結(jié)果加載到下一個(gè)層次設(shè)計(jì)中。（2）比較圖形編輯和文本編輯兩種8位二進(jìn)制加法器的性能，分析它們的主要異同點(diǎn)。以下是文本編輯的參考程序。1） 4位二進(jìn)制數(shù)加法器ADDER4B的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_

11、LOGIC_UNSIGNED.ALL;ENTITY ADDER4B IS PORT ( CIN4 : IN STD_LOGIC; A4 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); S4 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT4 : OUT STD_LOGIC);END ADDER4B;ARCHITECTURE behav OF ADDER4B IS SIGNAL SINT : STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL AA,BB : STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINAA=0&A4;BB=0&B4; SINT = AA + BB + CIN4; S4 = SINT(3 DOWNTO 0); COUT4 CIN, A4 = A(3 DOWNTO 0), B4 = B(3 DOWNTO 0), S