【精品論文】超動(dòng)態(tài)電壓調(diào)整SRAM設(shè)計(jì).doc

精品論文超動(dòng)態(tài)電壓調(diào)整 sram 設(shè)計(jì)趙慧，耿莉（西安交通大學(xué)電子與信息工程學(xué)院，西安 710049）5摘要：本文設(shè)計(jì)了一種 8 管 sram 單元和相應(yīng)的讀寫輔助電路，解決了傳統(tǒng) 6 管 sram 單元 低壓工作存在的讀寫穩(wěn)定性問題，實(shí)現(xiàn)了具有超動(dòng)態(tài)電壓調(diào)整（u-dvs）能力的 sram 的設(shè)計(jì)，其工作電壓范圍可從亞閾值區(qū)變化到標(biāo)稱電壓，達(dá)到 sram 低功耗和高性能的平衡。 通過自適應(yīng)襯底偏置電路和讀緩沖器的設(shè)計(jì)，增強(qiáng)了 sram 單元低壓下的讀穩(wěn)定性和魯棒10性。設(shè)計(jì)了可復(fù)用的讀寫輔助電路，同時(shí)提高 sram 的低壓寫能力和讀速度。采用標(biāo)準(zhǔn)0.18-m cmos 工藝進(jìn)行了流片驗(yàn)證。測試結(jié)果表明 sram 工作電壓范圍達(dá)到 0.2v-1.8v，相應(yīng)的工作頻率為 184 khz-208 mhz，從 1.8v 到 0.2v 的工作電壓范圍內(nèi)，sram 總功耗降 低了 4 個(gè)數(shù)量級(jí)，工作電壓 0.2v 時(shí)的讀寫功耗僅為 30nw。關(guān)鍵詞：集成電路設(shè)計(jì)；sram；超動(dòng)態(tài)電壓調(diào)整；亞閾值設(shè)計(jì)；靜態(tài)噪聲容限；低功耗15中圖分類號(hào)：tn432an ultra-dynamic voltage scalable (u-dvs) sram designzhao hui, geng li(school of electronics and information engineering, xian jiaotong university, xian 710049)20abstract: this paper presents a novel 8t sram bit-cell and assisted circuit to solve the low-voltage functional problem of 6t sram, achieving the capability of ultra-dynamic voltage scalable (u-dvs) operation. for low voltage operation, the configurable body bias schemeenlarges the static noise margin (snm) and bit-cell robustness. by multiplexing write and read peripheral assist circuits, sram write ability and read speed are both improved. the test-chip is25fabricated with a standard 0.18-m cmos process. the measurement results demonstrate that the proposed sram can operate from 1.8v at 208 mhz down to 0.2v at 184 khz and the total power dissipation scales down by four orders of magnitude. the access power at 0.2v supply voltage is30nw.key words: ic design; sram; ultra-dynamic voltage scaling; low-voltage design; static noise30margin (snm)；low power0引言靜態(tài)隨機(jī)存儲(chǔ)器（static radom access memory，sram）在微處理器中占據(jù)了越來越大 的面積，sram 的功耗在很大程度上決定了微處理器的功耗1。因此，低功耗 sram 設(shè)計(jì)35成為集成電路的重要研究課題。動(dòng)態(tài)電壓調(diào)整（dynamic voltage scaling，dvs）是一種有效的低功耗技術(shù)2，它根據(jù) 系統(tǒng)性能的實(shí)時(shí)需求，動(dòng)態(tài)地調(diào)整電路的工作電壓和頻率，實(shí)現(xiàn)系統(tǒng)的低壓低功耗和高壓高 性能。對(duì)于 dvs 系統(tǒng)，要求其中的 sram 也能在寬的電壓范圍內(nèi)工作。研究表明，sram 的最低能耗點(diǎn)處于 mos 器件的亞閾值區(qū)3，因此，適用于 dvs 系統(tǒng)的 sram 的設(shè)計(jì)需將40sram 的工作電壓降低到亞閾值區(qū)，即超動(dòng)態(tài)電壓調(diào)整 sram（u-dvs sram）的設(shè)計(jì)， 以實(shí)現(xiàn)最低能耗。 傳統(tǒng)的基于 6 管的 sram 在低壓下工作時(shí)存在穩(wěn)定性降低和寫能力下降等諸多問題，基金項(xiàng)目：高等學(xué)校博士學(xué)科點(diǎn)專項(xiàng)科研基金資助項(xiàng)目（20110201110004）；國家自然科學(xué)基金項(xiàng)目（61271089）作者簡介：趙慧（1989-），女，碩士研究生，主要研究方向：低功耗 sram 設(shè)計(jì)通信聯(lián)系人：耿莉，教授，主要研究方向：數(shù)模/射頻混合集成電路設(shè)計(jì). e-mail: - 10 -需要設(shè)計(jì)新型存儲(chǔ)單元結(jié)構(gòu)和相應(yīng)的輔助電路來實(shí)現(xiàn)低壓工作的 sram。而且，低壓下器件失配對(duì)電路的性能影響更為嚴(yán)重。由于器件在亞閾值區(qū)和閾值之上的工作特性差異極大，45如何在寬電壓范圍內(nèi)優(yōu)化 u-dvs sram 的性能成為設(shè)計(jì)關(guān)鍵。關(guān)于工作電壓在閾值之上的 sram 設(shè)計(jì)，已有很多文獻(xiàn)報(bào)導(dǎo)45，然而，亞閾值 sram 設(shè)計(jì)仍待進(jìn)一步研究。8 管和 10 管亞閾值 sram 單元被相繼提出67，盡管這些設(shè)計(jì)實(shí)現(xiàn)了低功耗，但是，一些專為 sram 低壓工作設(shè)計(jì)的輔助電路使 sram 在高電壓下工作時(shí)的性能受到影響，使得針對(duì)低壓設(shè)計(jì) 的 sram 在高電壓工作時(shí)受到影響，不利于 sram 工作電壓的拓寬。只有極少文獻(xiàn)報(bào)道了50u-dvs sram 設(shè)計(jì)，一種工作電壓范圍達(dá)到 0.25v-1.2v 的 dvs sram 在 2009 年被提出8， 但是，其寫輔助電路設(shè)計(jì)較為復(fù)雜；另一設(shè)計(jì)采用柵寬可調(diào)的 pmos 來實(shí)現(xiàn) sram 的寬電 壓范圍工作9，但是，單元面積過大，集成度不高?；谝陨涎芯?，本文設(shè)計(jì)了一種 8 管 sram 存儲(chǔ)單元和相應(yīng)的讀寫輔助電路，采用標(biāo) 準(zhǔn) 0.18-m cmos 工藝流片驗(yàn)證，測試結(jié)果表明，設(shè)計(jì)的 sram 具有超動(dòng)態(tài)電壓范圍穩(wěn)定55工作能力，并達(dá)到了低壓低功耗，高壓高性能的要求。18 管 u-dvs sram 設(shè)計(jì)本文在文獻(xiàn)6的8管亞閾值sram單元的基礎(chǔ)上，設(shè)計(jì)了襯底偏置型8管u-dvs sram 單元，如圖1所示。8管單元在6管單元中增加了兩個(gè)nmos管（mn5和mn6）構(gòu)成了讀緩沖 器（read- buffer），并將讀、寫端口分開，使得讀、寫操作可分別優(yōu)化。寫操作通過寫字60線wwl和寫位線bl、blb進(jìn)行，工作過程與6管單元的寫過程相同。讀操作通過讀字線rwl 和單端讀位線rbl進(jìn)行。rbl在寫周期末預(yù)充電到高電平，在讀操作期間根據(jù)存儲(chǔ)節(jié)點(diǎn)qb 的值有條件地通過讀緩沖器放電，再用靈敏放大器檢測rbl上的電壓變化，將數(shù)據(jù)讀出。由 于讀緩沖器將存儲(chǔ)節(jié)點(diǎn)與位線rbl上的電流通路隔開，使得位線電壓在讀操作時(shí)不會(huì)干擾存 儲(chǔ)節(jié)點(diǎn)，從而使得讀操作的噪聲容限近似等于維持?jǐn)?shù)據(jù)的噪聲容限，提高了sram存儲(chǔ)單元65低壓工作的穩(wěn)定性。為了進(jìn)一步提高讀噪聲容限對(duì)工藝偏差的容忍度，我們還設(shè)計(jì)了自適應(yīng) 襯底偏置電路，將在下文中詳細(xì)闡述。讀緩沖器的vgnd節(jié)點(diǎn)由sram每一行的單元共享，為了提高位線上的開態(tài)電流與關(guān)態(tài)電流之比（ion/ioff），vgnd連接成虛地點(diǎn)。在讀操作期 間，對(duì)于沒選中的行，vgnd保持在vdd，這使得沒選中的單元里的讀緩沖器上的壓降幾乎 為0，從而極大地減小了位線rbl上的泄漏電流。對(duì)于選中行，vgnd節(jié)點(diǎn)的電壓被迅速拉70低到地，提高了讀速度。圖 1 本文設(shè)計(jì)的襯底偏置型 8 管 u-dvs sram 單元fig. 1 proposed 8t sram cell with body bias scheme75808590951001.1單元穩(wěn)定性設(shè)計(jì)讀緩沖器能提高8管亞閾值sram單元低壓下的讀噪聲容限，但是它不能緩解工藝角的 變化對(duì)噪聲容限的影響。在vdd=0.2v時(shí)，對(duì)文獻(xiàn)6中的8管單元做了讀噪聲容限在不同工藝 角下的仿真，如圖2所示。從圖中可看出，在ff，fs，ss和sf四種工藝角中， fs工藝角是最差 的情況，讀噪聲容限幾乎為0，sram單元失去了穩(wěn)定性。在fs工藝角下，nmos管的閾值電壓vth,n減小，導(dǎo)致nmos管的泄漏電流增大，pmos管的閾值電壓|vth,p|增加，導(dǎo)致pmos 管的驅(qū)動(dòng)電流減小，最終使得nmos的驅(qū)動(dòng)能力遠(yuǎn)大于pmos管的驅(qū)動(dòng)能力，這樣，兩個(gè)存 儲(chǔ)節(jié)點(diǎn)q和qb的狀態(tài)都傾向于被拉低到“0”，從而導(dǎo)致單元不能穩(wěn)定地保持?jǐn)?shù)據(jù)。圖 2 vdd=0.2v 時(shí)文獻(xiàn)6中 8 管單元的讀噪聲容限不同工藝角下的仿真，單元在 fs 工藝角下失去穩(wěn)定性 fig. 2 simulation results of the read snm of 8t in 6 versus process corner when vdd=0.2v. the bitcell loses stability at fs corner.解決上述問題的最直接的方法就是增加pmos管的尺寸，使pmos管與nmos管的驅(qū)動(dòng) 能力匹配。文獻(xiàn)9就是采用柵寬可調(diào)的pmos管增大低壓下的讀噪聲容限，但是這樣會(huì)造成 sram單元面積增加過多，不利于sram存儲(chǔ)密度的提高。并且，在亞閾值區(qū)，晶體管的驅(qū) 動(dòng)電流與閾值呈指數(shù)關(guān)系，而與寬長比只是線性關(guān)系，因而，通過調(diào)節(jié)晶體管的閾值來改變 驅(qū)動(dòng)能力比單純調(diào)節(jié)尺寸更為有效。為了減小單元的面積和靜態(tài)功耗，本文在設(shè)計(jì)時(shí)采用最小尺寸的晶體管。利用mos管 的體效應(yīng)，采用襯偏電壓調(diào)節(jié)pmos管的閾值，將pmos的襯底電位比源端降低vpb，使得 pmos的|vth,p|減小，以此來平衡pmos管和nmos管的驅(qū)動(dòng)能力。針對(duì)pmos管的襯偏會(huì)降 低單元的寫能力，而且襯偏帶來的pn結(jié)漏電在sram高電壓工作時(shí)不容忽視的問題，本文 設(shè)計(jì)了自適應(yīng)襯底偏置選擇電路，如圖3所示。該電路由一行存儲(chǔ)單元共用，當(dāng)某一行被選中時(shí)，若工作電壓vdd0.9v時(shí)，則sel信號(hào)為0，此時(shí)，存儲(chǔ)單元中pmos管的襯底連接到 常規(guī)時(shí)的vdd，只有當(dāng)vdd166 mhz6.61mw本設(shè)計(jì)0.18-m1 kb0.2v-1.8v184 khz-208 mhz30nw0.2v; 0.6mw1.8v3結(jié)論本文設(shè)計(jì)了一種新型可寬電壓工作的 8 管 sram 單元和相應(yīng)的讀寫輔助電路，解決了 傳統(tǒng) 6 管 sram 低壓工作存在的穩(wěn)定性和寫能力問題。本文設(shè)計(jì)的 sram 的穩(wěn)定性比文獻(xiàn) 6中的設(shè)計(jì)更具魯棒性，可復(fù)用的讀寫輔助電路簡化了 sram 的外圍電路設(shè)計(jì)，提高了 sram 的低壓寫能力和讀速度。測試結(jié)果驗(yàn)證了本設(shè)計(jì)的有效性，其工作電壓范圍可達(dá)到0.2v-1.8v，在此電壓范圍內(nèi)讀寫功耗降低了 2104 倍。參考文獻(xiàn) (references)1 s. borkar. obeying moores law beyond 0.18 micron, microprocessor designc.proc. ieee int. asic/soc conf., 2000. 26-31.2 l. yuan, g. qu. analysis of energy reduction on dynamic voltage scaling-enabled systemsj. ieee transactions on computer-aided design, 2005, 24(12): 1827-1837.3 b. zhai, d. blaauw, d. sylvester, k. flautner. theoretical and practical limits of dynamic voltage scalingc. proc. design automation conference, 2004. 868-873.4 nobutaro shibata, hiroki morimura, mitsuru harada. 1-v 100mhz embedded sram techniques forbattery-operated mtcmos/simox asicsj. ieee jounal of solid-state circuits, 2000, 35(10): 1396-1407.5 chua-chin wang, po-ming lee, kuo-long chen. an sram design using dual threshold voltagetransistors and low-power quenchersj. ieee jounal of solid-state circuits, 2003, 38(10): 1712-1720.6 n. verma, a. chandrakasan. a 65nm 8t sub-vt sram employing sense-amplifier redundancyc. ieee int. solid-state circuits conf. (isscc) dig. tech. papers, 2006. 328-329.7 t.h. kim, j. liu, j. keane,c. h. kim. a high-density sub-threshold sram with data-independent bitlineleakage and virtual ground replica schemec. ieee int. solid-state circuits conf. (isscc) dig. tech. papers,2007. 330-331.8 m. sinangil, n. verma, a.