數(shù)字IC設(shè)計筆試面試經(jīng)典.pdf

1 1：什么是同步邏輯和異步邏輯？（漢王）：什么是同步邏輯和異步邏輯？（漢王） 同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。 同步時序邏輯電路的特點：各觸發(fā)器的時鐘端全部連接在一起，并接在系統(tǒng)時鐘端，只 有當時鐘脈沖到來時， 電路的狀態(tài)才能改變。 改變后的狀態(tài)將一直保持到下一個時鐘脈沖的 到來，此時無論外部輸入 x 有無變化，狀態(tài)表中的每個狀態(tài)都是穩(wěn)定的。 異步時序邏輯電路的特點：電路中除可以使用帶時鐘的觸發(fā)器外，還可以使用不帶時 鐘的觸發(fā)器和延遲元件作為存儲元件， 電路中沒有統(tǒng)一的時鐘， 電路狀態(tài)的改變由外部輸入 的變化直接引起。 2：同步電路和異步電路的區(qū)別：同步電路和異步電路的區(qū)別： 同步電路： 存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源， 因而所有觸發(fā) 器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。 異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，只有這 些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。 3：時序設(shè)計的實質(zhì)：時序設(shè)計的實質(zhì)： 時序設(shè)計的實質(zhì)就是滿足每一個觸發(fā)器的建立/保持時間的要求。 4：建立時間與保持時間的概念？：建立時間與保持時間的概念？ 建立時間：觸發(fā)器在時鐘上升沿到來之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時間。 保持時間：觸發(fā)器在時鐘上升沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時間。 5：為什么觸發(fā)器要滿足建立時間和保持時間？：為什么觸發(fā)器要滿足建立時間和保持時間？ 因為觸發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時間的， 如果不滿足建立和保持時間， 觸發(fā)器 將進入亞穩(wěn)態(tài)，進入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在 0 和 1 之間變化，這時需要經(jīng)過 一個恢復(fù)時間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用 兩級觸發(fā)器來同步異步輸入信號。 這樣做可以防止由于異步輸入信號對于本級時鐘可能不滿 足建立保持時間而使本級觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。 （比較容易理解的方式）換個方式理解：需要建立時間是因為觸發(fā)器的 D 端像一個鎖 存器在接受數(shù)據(jù)， 為了穩(wěn)定的設(shè)置前級門的狀態(tài)需要一段穩(wěn)定時間； 需要保持時間是因為在 時鐘沿到來之后，觸發(fā)器要通過反饋來鎖存狀態(tài)，從后級門傳到前級門需要時間。 6：什么是亞穩(wěn)態(tài)？為什么兩級觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？：什么是亞穩(wěn)態(tài)？為什么兩級觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？ 這也是一個異步電路同步化的問題。亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定的時間段內(nèi)到 達一個可以確認的狀態(tài)。使用兩級觸發(fā)器來使異步電路同步化的電路其實叫做“一位同步 器”，他只能用來對一位異步信號進行同步。兩級觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第 一級觸發(fā)器的輸入不滿足其建立保持時間，它在第一個脈沖沿到來后輸出的數(shù)據(jù)就為亞穩(wěn) 態(tài)，那么在下一個脈沖沿到來之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時間后必須穩(wěn)定下來， 而且穩(wěn)定的數(shù)據(jù)必須滿足第二級觸發(fā)器的建立時間， 如果都滿足了， 在下一個脈沖沿到來時， 第二級觸發(fā)器將不會出現(xiàn)亞穩(wěn)態(tài)， 因為其輸入端的數(shù)據(jù)滿足其建立保持時間。 同步器有效的同步器有效的 條件：第一級觸發(fā)器進入亞穩(wěn)態(tài)后的恢復(fù)時間條件：第一級觸發(fā)器進入亞穩(wěn)態(tài)后的恢復(fù)時間 + 第二級觸發(fā)器的建立時間第二級觸發(fā)器的建立時間 T+T2max 時鐘沿到來之前數(shù)據(jù)穩(wěn)定的時間（越大越好），一個時鐘周期 T 加上 最大的邏輯延時。 14 T3holdT1min+T2min 時鐘沿到來之后數(shù)據(jù)保持的最短時間， 一定要大于最小的延時也就 是 T1min+T2min 61、給出某個一般時序電路的圖，有、給出某個一般時序電路的圖，有 Tsetup，Tdelay，Tck-q（Tco），），還有還有 clock 的的 delay,寫出決定最大時鐘的因素，同時給出表達式。寫出決定最大時鐘的因素，同時給出表達式。 T+TclkdealyTsetup+Tco+Tdelay; TholdTclkdelay+Tco+Tdelay; 保持時間與時鐘周期無關(guān) 62、實現(xiàn)三分頻電路，、實現(xiàn)三分頻電路，3/2 分頻電路等（偶數(shù)倍分頻分頻電路等（偶數(shù)倍分頻 奇數(shù)倍分頻）奇數(shù)倍分頻） 圖 2 是 3 分頻電路，用 JK-FF 實現(xiàn) 3 分頻很方便，不需要附加任何邏輯電路就能實現(xiàn) 同步計數(shù)分頻。但用 D-FF 實現(xiàn) 3 分頻時，必須附加譯碼反饋電路，如圖 2 所示的譯碼復(fù)位 電路，強制計數(shù)狀態(tài)返回到初始全零狀態(tài)，就是用 NOR 門電路把 Q2，Q1=“11B”的狀態(tài)譯 碼產(chǎn)生“H”電平復(fù)位脈沖，強迫 FF1 和 FF2 同時瞬間（在下一時鐘輸入 Fi 的脈沖到來之前） 復(fù)零，于是 Q2，Q1=“11B”狀態(tài)僅瞬間作為“毛刺”存在而不影響分頻的周期，這種“毛刺”僅 在 Q1 中存在， 實用中可能會造成錯誤， 應(yīng)當附加時鐘同步電路或阻容低通濾波電路來濾除， 或者僅使用 Q2 作為輸出。D-FF 的 3 分頻，還可以用 AND 門對 Q2，Q1 譯碼來實現(xiàn)返回 復(fù)零。 63、名詞解釋名詞解釋 CMOS（Complementary Metal Oxide Semiconductor），互補金屬氧化物半導(dǎo)體，電壓控 制的一種放大器件。是組成 CMOS 數(shù)字集成電路的基本單元。 MCU(Micro Controller Unit)中文名稱為微控制單元，又稱單片微型計算機(Single Chip Microcomputer)或者單片機，是指隨著大規(guī)模集成電路的出現(xiàn)及其發(fā)展，將計算機的 CPU、 RAM、ROM、定時數(shù)計器和多種 I/O 接口集成在一片芯片上，形成芯片級的計算機，為不 同的應(yīng)用場合做不同組合控制。 RISC（reduced instruction set computer，精簡指令集計算機）是一種執(zhí)行較少類型計算機 指令的微處理器，起源于 80 年代的 MIPS 主機（即 RISC 機），RISC 機中采用的微處理 器統(tǒng)稱 RISC 處理器。 這樣一來， 它能夠以更快的速度執(zhí)行操作 （每秒執(zhí)行更多百萬條指令， 即 MIPS）。因為計算機執(zhí)行每個指令類型都需要額外的晶體管和電路元件，計算機指令集 越大就會使微處理器更復(fù)雜，執(zhí)行操作也會更慢。 15 CISC 是復(fù)雜指令系統(tǒng)計算機（Complex Instruction Set Computer）的簡稱，微處理器是臺 式計算機系統(tǒng)的基本處理部件， 每個微處理器的核心是運行指令的電路。 指令由完成任務(wù)的 多個步驟所組成，把數(shù)值傳送進寄存器或進行相加運算。 DSP（digital signal processor）是一種獨特的微處理器，是以數(shù)字信號來處理大量信息的 器件。其工作原理是接收模擬信號，轉(zhuǎn)換為 0 或 1 的數(shù)字信號。再對數(shù)字信號進行修改、 刪除、強化，并在其他系統(tǒng)芯片中把數(shù)字數(shù)據(jù)解譯回模擬數(shù)據(jù)或?qū)嶋H環(huán)境格式。它不僅具有 可編程性， 而且其實時運行速度可達每秒數(shù)以千萬條復(fù)雜指令程序， 遠遠超過通用微處理器， 是數(shù)字化電子世界中日益重要的電腦芯片。 它的強大數(shù)據(jù)處理能力和高運行速度， 是最值得 稱道的兩大特色。 FPGA（FieldProgrammable Gate Array），即現(xiàn)場可編程門陣列，它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中 的一種半定制電路而出現(xiàn)的， 既解決了定制電路的不足， 又克服了原有可編程器件門電路數(shù) 有限的缺點。 ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一個 用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣 列等其它 ASIC(Application Specific IC)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本 低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點 PCI(Peripheral Component Interconnect) 外圍組件互連，一種由英特爾（Intel）公司 1991 年推出的用于定義局部總線的標準。 ECC 是“Error Correcting Code”的簡寫，中文名稱是“錯誤檢查和糾正”。ECC 是一種能夠?qū)?現(xiàn)“錯誤檢查和糾正”的技術(shù)， ECC 內(nèi)存就是應(yīng)用了這種技術(shù)的內(nèi)存， 一般多應(yīng)用在服務(wù)器及 圖形工作站上，這將使整個電腦系統(tǒng)在工作時更趨于安全穩(wěn)定。 DDR=Double Data Rate 雙倍速率同步動態(tài)隨機存儲器。嚴格的說 DDR 應(yīng)該叫 DDR SDRAM，人們習慣稱為 DDR，其中，SDRAM 是 Synchronous Dynamic Random Access Memory的縮寫，即同步動態(tài)隨機存取存儲器。 IRQ 全稱為 Interrupt Request，即是“中斷請求”的意思（以下使用 IRQ 稱呼）。IRQ 的作用 就是在我們所用的電腦中，執(zhí)行硬件中斷請求的動作，用來停止其相關(guān)硬件的工作狀態(tài) USB ,是英文 Universal Serial BUS（通用串行總線）的縮寫，而其中文簡稱為“通串線，是 一個外部總線標準，用于規(guī)范電腦與外部設(shè)備的連接和通訊。 BIOS 是英文“Basic Input Output System“的縮略語，直譯過來后中文名稱就是“基本輸入輸 出系統(tǒng)“。其實，它是一組固化到計算機內(nèi)主板上一個 ROM 芯片上的程序，它保存著計算 機最重要的基本輸入輸出的程序、系統(tǒng)設(shè)置信息、開機后自檢程序和系統(tǒng)自啟動程序。 其 主要功能是為計算機提供最底層的、最直接的硬件設(shè)置和控制。 64、三極管特性曲線、三極管特性曲線 16 65、Please show the CMOS inverter schematic, layout and its cross section with P-well process. Plot its transfer curve (Vout-Vin) and also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題（威盛筆試題 circuit design-beijing-03.11.09） 66、To design a CMOS inverter with balance rise and fall time, please define the ration of channel width of PMOS and NMOS and explain? P 管要比管要比 N 管寬管寬 67、Please draw the transistor level schematic of a CMOS 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。 （威盛筆試題。 （威盛筆試題 circuit design-beijing-03.11.09） 68、為了實現(xiàn)邏輯、為了實現(xiàn)邏輯 Y=AB+AB+CD，請選用以下邏輯中的一種，并說明為什么？，請選用以下邏輯中的一種，并說明為什么？ 1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：答案：NAND（未知）（未知） 69、用波形表示、用波形表示 D 觸發(fā)器的功能。（揚智電子筆試）觸發(fā)器的功能。（揚智電子筆試） 17 70、用傳輸門和倒向器搭一個邊沿觸發(fā)器、用傳輸門和倒向器搭一個邊沿觸發(fā)器（DFF）。（揚智電子筆試）。（揚智電子筆試） 通過級聯(lián)兩個 D 鎖存器組成 71、用邏輯、用邏輯門門畫出畫出 D 觸發(fā)器。（威盛觸發(fā)器。（威盛 VIA 2003.11.06 上海筆試試題）上海筆試試題） 電平觸發(fā)的 D 觸發(fā)器（D 鎖存器）牢記！ 18 邊沿觸發(fā)的 D 觸發(fā)器，有兩個 D 鎖存器構(gòu)成 72、畫出、畫出 DFF 的結(jié)構(gòu)圖的結(jié)構(gòu)圖,用用 verilog 實現(xiàn)之。（威盛）實現(xiàn)之。（威盛） module dff(clk,d,qout); input clk,d; output qout; reg qout; always(posedge clk) begin if(!reset) qout=0; else qout=d; end endmodule 73、畫出一種、畫出一種 CMOS 的的 D 鎖存器的電路圖和版圖。（未知）鎖存器的電路圖和版圖。（未知） 或者是利用前面與非門搭的或者是利用前面與非門搭的 D 鎖存器實現(xiàn)鎖存器實現(xiàn) 74、用、用 filp-flop 和和 logic-gate 設(shè)計一個設(shè)計一個 1 位加法器，輸入位加法器，輸入 carryin 和和 current-stage，輸，輸 出出 carryout 和和 next-stage. （未知）（未知） 19 75、用、用 D 觸發(fā)器做個觸發(fā)器做個 4 進制的計數(shù)。（華為）進制的計數(shù)。（華為） 按照時序邏輯電路的設(shè)計步驟來：按照時序邏輯電路的設(shè)計步驟來： 1、 寫出狀態(tài)轉(zhuǎn)換表 2、 寄存器的個數(shù)確定 3、 狀態(tài)編碼 4、 卡諾圖化簡 5、 狀態(tài)方程，驅(qū)動方程等 閻石數(shù)字電路 P314 76、實現(xiàn)、實現(xiàn) N 位位 Johnson Counter, N=5。（南山之橋）。（南山之橋） 78、數(shù)字電路設(shè)計當然必問、數(shù)字電路設(shè)計當然必問 Verilog/VHDL，如設(shè)計計數(shù)器。（未知），如設(shè)計計數(shù)器。（未知） 79、請用、請用 HDL 描述四位的全加法器、描述四位的全加法器、5 分頻電路。（仕蘭微電子）分頻電路。（仕蘭微電子） module adder4(a,b,ci,s,co); input ci; input 3:0 a,b; output co; output 3:0 s; assign co,s=a+b+ci; endmodule module div5(clk,rst,clk_out); input clk,rst; output clk_out; reg 3:0 count; always(posedge clk) begin if(!rst) begin count=0; clk_out=0; end else if(count=3d5) begin count=0; clk_out=clk_out; end else count=count+1; end endmodule 20 實現(xiàn)奇數(shù)倍分頻且占空比為 50%的情況： module div7 ( clk, reset_n, clkout ); input clk,reset_n; output clkout; reg 3:0 count; reg div1; reg div2; always ( posedge clk ) begin if ( ! reset_n ) count = 3b000; else case ( count ) 3b000 : count = 3b001; 3b001 : count = 3b010; 3b010 : count = 3b011; 3b011 : count = 3b100; 3b100 : count = 3b101; 3b101 : count = 3b110; 3b110 : count = 3b000; default : count = 3b000; endcase end always ( posedge clk ) begin if ( ! reset_n ) div1 = 1b0; else if ( count = 3b000 ) div1 = div1; end always ( negedge clk ) begin if ( ! reset_n ) div2 = 1b0; else if ( count = 3b100 ) div2 = div2; end assign clkout = div1 div2; endmodule 21 80、用、用 VERILOG 或或 VHDL 寫一段代碼，實現(xiàn)寫一段代碼，實現(xiàn) 10 進制計數(shù)器。（未知）進制計數(shù)器。（未知） module counter10(clk,rst,count); input clk,rst; output 3:0 count; reg 3:0 count; always(posedge clk) begin if(!rst) count=4d9) count=0; else count=count+1; end endmodule 81、描述一個交通信號燈的設(shè)計。（仕蘭微電子）、描述一個交通信號燈的設(shè)計。（仕蘭微電子） 按照時序邏輯電路的設(shè)計方法： 82、畫狀態(tài)機，接受、畫狀態(tài)機，接受 1，2，5 分錢的賣報機，每份報紙分錢的賣報機，每份報紙 5 分錢。（揚智電子筆試）分錢。（揚智電子筆試） 1、確定輸入輸出，投 1 分錢 A=1，投 2 分錢 B=1，投 5 分錢 C=1，給出報紙 Y=1 2、確定狀態(tài)數(shù)畫出狀態(tài)轉(zhuǎn)移圖，沒有投幣之前的初始狀態(tài) S0，投入了 1 分硬幣 S1，投入 了 2 分硬幣 S2，投入了 3 分硬幣 S3，投入了 4 分硬幣 S4。 3、畫卡諾圖或者是利用 verilog 編碼 83、設(shè)計一個自動售貨機系統(tǒng)，賣、設(shè)計一個自動售貨機系統(tǒng)，賣 soda 水的，只能投進三種硬幣，要正確的找回錢水的，只能投進三種硬幣，要正確的找回錢 數(shù)。數(shù)。 （1）畫出）畫出 fsm（有限狀態(tài)機）；（有限狀態(tài)機）；（2）用）用 verilog 編程，語法要符合編程，語法要符合 fpga 設(shè)計的設(shè)計的 要求。（未知）要求。（未知） 84、設(shè)計一個自動飲料售賣機，飲料、設(shè)計一個自動飲料售賣機，飲料 10 分錢，硬幣有分錢，硬幣有 5 分和分和 10 分兩種，并考慮找零： （分兩種，并考慮找零： （1） 畫出畫出 fsm（有限狀態(tài)機）；（有限狀態(tài)機）；（2）用）用 verilog 編程，語法要符合編程，語法要符合 fpga 設(shè)計的要求；（設(shè)計的要求；（3）設(shè)）設(shè) 計工程中可使用的工具及設(shè)計大致過程。（未知）計工程中可使用的工具及設(shè)計大致過程。（未知） 1、輸入 A=1 表示投 5 分錢，B=1 表示投 10 分錢，輸出 Y=1 表示給飲料，Z=1 表示找零 2、確定狀態(tài)數(shù)，沒投幣之前 S0，投入了 5 分 S1 85、畫出可以檢測、畫出可以檢測 10010 串的狀態(tài)圖串的狀態(tài)圖,并并 verilog 實現(xiàn)之。（威盛）實現(xiàn)之。（威盛） 1、輸入 data，1 和 0 兩種情況，輸出 Y=1 表示連續(xù)輸入了 10010 2、確定狀態(tài)數(shù)沒輸入之前 S0，輸入一個 0 到了 S1,10 為 S2,010 為 S3,0010 為 S4 86、用、用 FSM 實現(xiàn)實現(xiàn) 101101 的序列檢測模塊。（南山之橋）的序列檢測模塊。（南山之橋） a 為輸入端，為輸入端，b 為輸出端，如果為輸出端，如果 a 連續(xù)輸入為連續(xù)輸入為 101101 則則 b 輸出為輸出為 1，否則為，否則為 0。 例如例如 a： 0001100110110110100110 22 b： 0000000000100100000000 請畫出請畫出 state machine；請用；請用 RTL 描述其描述其 state machine。（未知）。（未知） 確定狀態(tài)數(shù)，沒有輸入或輸入 0 為 S0，1 為 S1，01 為 S2,101 為 S3,1101 為 S4，01101 為 S5。知道了輸入輸出和狀態(tài)轉(zhuǎn)移的關(guān)系很容易寫出狀態(tài)機的 verilog 代碼，一般采用兩段 式狀態(tài)機 87、給出單管、給出單管 DRAM 的原理圖的原理圖 88、什么什么叫做叫做 OTP 片片(OTP（一次性可編程）（一次性可編程）)、掩膜片，兩者的區(qū)別何在？（仕蘭微面試、掩膜片，兩者的區(qū)別何在？（仕蘭微面試 題目）題目） OTP 與掩膜 OTP 是一次性寫入的單片機。過去認為一個單片機產(chǎn)品的成熟是以投產(chǎn)掩膜 型單片機為標志的。由于掩膜需要一定的生產(chǎn)周期，而 OTP 型單片機價格不斷下降，使得 近年來直接使用 OTP 完成最終產(chǎn)品制造更為流行。它較之掩膜具有生產(chǎn)周期短、風險小的 特點。近年來，OTP 型單片機需量大幅度上揚，為適應(yīng)這種需求許多單片機都采用了在系 統(tǒng)編程技術(shù)(In System Programming)。未編程的 OTP 芯片可采用裸片 Bonding 技術(shù)或表 面貼技術(shù)，先焊在印刷板上，然后通過單片機上引出的編程線、串行數(shù)據(jù)、時鐘線等對單片 機編程。解決了批量寫 OTP 芯片時容易出現(xiàn)的芯片與寫入器接觸不好的問題。使 OTP 的 裸片得以廣泛使用，降低了產(chǎn)品的成本。編程線與 I/O 線共用，不增加單片機的額外引腳。 而一些生產(chǎn)廠商推出的單片機不再有掩膜型，全部為有 ISP 功能的 OTP。 89、你知道的集成電路設(shè)計的表達方式有哪幾種？（仕蘭微面試題目）、你知道的集成電路設(shè)計的表達方式有哪幾種？（仕蘭微面試題目） 90、描述你對集成電路設(shè)計流程的認識。（仕蘭微面試題目）、描述你對集成電路設(shè)計流程的認識。（仕蘭微面試題目） 制定規(guī)格書-任務(wù)劃分-設(shè)計輸入-功能仿真-綜合-優(yōu)化-布局布線-時序仿真時序分析-芯片流 片-芯片測試驗證 91、描述你對集成電路工藝的認識。（仕蘭微面試題目）、描述你對集成電路工藝的認識。（仕蘭微面試題目） 工藝分類：TTL，CMOS 兩種比較流行，TTL 速度快功耗高，CMOS 速度慢功耗低。 集成電路的工藝主要是指 CMOS 電路的制造工藝， 主要分為以下幾個步驟： 襯底準備-氧化、 光刻-擴散和離子注入-淀積-刻蝕-平面化。 23 92、簡述、簡述 FPGA等可編程邏輯器件設(shè)計流程。（仕蘭微面試題目）等可編程邏輯器件設(shè)計流程。（仕蘭微面試題目） 通?？蓪?FPGA/CPLD 設(shè)計流程歸納為以下 7 個步驟，這與 ASIC 設(shè)計有相似之處。 1.設(shè)計輸入。Verilog 或 VHDL 編寫代碼。 2.前仿真（功能仿真）。設(shè)計的電路必須在布局布線前驗證電路功能是否有效。（ASCI 設(shè) 計中，這一步驟稱為第一次 Sign-off）PLD 設(shè)計中，有時跳過這一步。 3.設(shè)計編譯（綜合）。設(shè)計輸入之后就有一個從高層次系統(tǒng)行為設(shè)計向門級邏輯電路設(shè)轉(zhuǎn)化 翻譯過程，即把設(shè)計輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可識別的某種數(shù)據(jù)格式 (網(wǎng)表)。 4.優(yōu)化。對于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果 代替一些復(fù)雜的單元， 并與指定的庫映射生成新的網(wǎng)表， 這是減小電路規(guī)模的一條必由之路。 5.布局布線。 6.后仿真（時序仿真）需要利用在布局布線中獲得的精確參數(shù)再次驗證電路的時序。 （ASCI 設(shè)計中，這一步驟稱為第二次 Signoff）。 7.生產(chǎn)。布線和后仿真完成之后，就可以開始 ASCI 或 PLD 芯片的投產(chǎn) 93、分別寫出分別寫出 IC 設(shè)計前端到后端的流程和設(shè)計前端到后端的流程和 eda 工具。（未知）工具。（未知） 邏輯設(shè)計-子功能分解-詳細時序框圖-分塊邏輯仿真-電路設(shè)計(RTL 級描述)-功能仿 真-綜合(加時序約束和設(shè)計庫)-電路網(wǎng)表-網(wǎng)表仿真)-預(yù)布局布線(SDF 文件)-網(wǎng)表仿真(帶 延時文件)-靜態(tài)時序分析-布局布線-參數(shù)提取-SDF 文件-后仿真-靜態(tài)時序分析-測試向 量生成-工藝設(shè)計與生產(chǎn)-芯片測試-芯片應(yīng)用，在驗證過程中出現(xiàn)的時序收斂，功耗，面積 問題，應(yīng)返回前端的代碼輸入進行重新修改，再仿真，再綜合，再驗證，一般都要反復(fù)好幾 次才能最后送去 foundry 廠流片。設(shè)計公司是 fabless 數(shù)字數(shù)字 IC 設(shè)計流程（設(shè)計流程（zz） 1.需求分析需求分析(制定規(guī)格書制定規(guī)格書)。分析用戶或市場的需求，并將其翻譯成對芯片產(chǎn)品的技術(shù)需求。 24 2.算法設(shè)計算法設(shè)計。 設(shè)計和優(yōu)化芯片鐘所使用的算法。 這一階段一般使用高級編程語言 （如 C/C+） ， 利用算法級建模和仿真工具（如 MATLAB，SPW）進行浮點和定點的仿真，進而對算法進 行評估和優(yōu)化。 3.構(gòu)架設(shè)計構(gòu)架設(shè)計。根據(jù)設(shè)計的功能需求和算法分析的結(jié)果，設(shè)計芯片的構(gòu)架，并對不同的方案進 行比較，選擇性能價格最優(yōu)的方案。這一階段可以使用 SystemC 語言對芯片構(gòu)架進行模擬 和分析。 4.RTL 設(shè)計設(shè)計（代碼輸入）。（代碼輸入）。使用 HDL 語言完成對設(shè)計實體的 RTL 級描述。這一階段使用 VHDL 和 Verilog HDL 語言的輸入工具編寫代碼。 5. RTL 驗證驗證（功能仿真）。（功能仿真）。使用仿真工具或其他 RTL 代碼分析工具，驗證 RTL 代碼的質(zhì) 量和性能。 6.綜合綜合。從 RTL 代碼生成描述實際電路的門級網(wǎng)表文件。 7.門級驗證門級驗證（綜合后仿真）。（綜合后仿真）。對綜合產(chǎn)生的門級網(wǎng)表進行驗證。這一階段通常會使用仿真、 靜態(tài)時序分析和形式驗證等工具。 8. 布局布線。布局布線。后端設(shè)計對綜合產(chǎn)生的門級網(wǎng)表進行布局規(guī)劃（Floorplanning）、布局 （Placement）、布線（Routing），生成生產(chǎn)用的版圖。 9.電路參數(shù)提取確定芯片中互連線的寄生參數(shù)，從而獲得門級的延時信息。電路參數(shù)提取確定芯片中互連線的寄生參數(shù)，從而獲得門級的延時信息。 10.版圖后驗證版圖后驗證。根據(jù)后端設(shè)計后取得的新的延時信息，再次驗證設(shè)計是否能夠?qū)崿F(xiàn)所有的 功能和性能指標。 11.芯片生產(chǎn)。芯片生產(chǎn)。生產(chǎn)在特定的芯片工藝線上制造出芯片。 12. 芯片芯片測試測試。對制造好的芯片進行測試，檢測生產(chǎn)中產(chǎn)生的缺陷和問題。 數(shù)字數(shù)字 IC 后端設(shè)計流程后端設(shè)計流程 1. 數(shù)據(jù)準備。數(shù)據(jù)準備。對于 Cadance 的 SE 而言后端設(shè)計所需的數(shù)據(jù)主要有是 Foundry 廠提供的標準 單元、宏單元和 I/O Pad 的庫文件,它包括物理庫、時序庫及網(wǎng)表庫,分別以.lef、.tlf 和.v 的形式 給出。前端的芯片設(shè)計經(jīng)過綜合后生成的門級網(wǎng)表,具有時序約束和時鐘定義的腳本文件和由此 產(chǎn)生的.gcf 約束文件以及定義電源 Pad 的 DEF （Design Exchange Format） 文件。 (對 synopsys 的 Astro 而言, 經(jīng)過綜合后生成的門級網(wǎng)表,時序約束文件 SDC 是一樣的,Pad 的定義文件 -tdf , .tf 文件 -technology file, Foundry 廠提供的標準單元、宏單元和 I/O Pad 的庫文件 就 與 FRAM, CELL view, LM view 形式給出(Milkway 參考庫 and DB, LIB file) 2.布局規(guī)劃。布局規(guī)劃。主要是標準單元、I/O Pad 和宏單元的布局。I/O Pad 預(yù)先給出了位置,而宏單元則 根據(jù)時序要求進行擺放,標準單元則是給出了一定的區(qū)域由工具自動擺放。布局規(guī)劃后,芯片的大 小,Core 的面積,Row 的形式、電源及地線的 Ring 和 Strip 都確定下來了。如果必要在自動放置 標準單元和宏單元之后, 你可以先做一次 PNA(power network analysis）-IR drop and EM . 3. Placement -自動放置標準單元。自動放置標準單元。布局規(guī)劃后,宏單元、I/O Pad 的位置和放置標準單元的區(qū)域 都已確定,這些信息 SE （Silicon Ensemble） 會通過 DEF 文件傳遞給 PC(Physical Compiler),PC 根據(jù)由綜合給出的.DB 文件獲得網(wǎng)表和時序約束信息進行自動放置標準單元,同時進行時序檢查 和單元放置優(yōu)化。如果你用的是 PC +Astro 那你可用 write_milkway, read_milkway 傳遞數(shù)據(jù)。 4. 時鐘樹生成時鐘樹生成(CTS Clock tree synthesis)。芯片中的時鐘網(wǎng)絡(luò)要驅(qū)動電路中所有的時序單元, 所以時鐘源端門單元帶載很多,其負載延時很大并且不平衡,需要插入緩沖器減小負載和平衡延 時。 時鐘網(wǎng)絡(luò)及其上的緩沖器構(gòu)成了時鐘樹。 一般要反復(fù)幾次才可以做出一個比較理想的時鐘樹。 5. STA 靜態(tài)時序分析和后仿真。靜態(tài)時序分析和后仿真。時鐘樹插入后,每個單元的位置都確定下來了,工具可以提出 Global Route 形式的連線寄生參數(shù),此時對延時參數(shù)的提取就比較準確了。SE 把.V 和.SDF 文件 傳遞給 PrimeTime 做靜態(tài)時序分析。確認沒有時序違規(guī)后,將這來兩個文件傳遞給前端人員做后 仿真。 對 Astro 而言,在 detail routing 之后, 用 starRC XT 參數(shù)提取,生成的 E.V 和.SDF 文件傳 25 遞給 PrimeTime 做靜態(tài)時序分析,那將會更準確。 6. ECO(Engineering Change Order)。 針對靜態(tài)時序分析和后仿真中出現(xiàn)的問題,對電路和單元 布局進行小范圍的改動. 7. filler 的插入的插入(pad fliier, cell filler)。Filler 指的是標準單元庫和 I/O Pad 庫中定義的與邏輯無 關(guān)的填充物,用來填充標準單元和標準單元之間,I/O Pad 和 I/O Pad 之間的間隙,它主要是把擴散 層連接起來,滿足 DRC 規(guī)則和設(shè)計需要。 8.布線布線(Routing)。Global route- Track assign -Detail routingRouting optimization 布線是指 在滿足工藝規(guī)則和布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣的電性能約束的條件下, 根據(jù)電路的連接關(guān)系將各單元和 I/O Pad 用互連線連接起來,這些是在時序驅(qū)動(Timing driven ) 的條件下進行的,保證關(guān)鍵時序路徑上的連線長度能夠最小。-Timing report clear 9. Dummy Metal 的增加。的增加。Foundry 廠都有對金屬密度的規(guī)定,使其金屬密度不要低于一定的值, 以防在芯片制造過程中的刻蝕階段對連線的金屬層過度刻蝕從而降低電路的性能。加入 Dummy Metal 是為了增加金屬的密度。 10. DRC 和和 LVS。 DRC 是對芯片版圖中的各層物理圖形進行設(shè)計規(guī)則檢查(spacing ,width),它也 包括天線效應(yīng)的檢查,以確保芯片正常流片。 LVS 主要是將版圖和電路網(wǎng)表進行比較,來保證流片 出來的版圖電路和實際需要的電路一致。DRC 和 LVS 的檢查-EDA 工具 Synopsy hercules/ mentor calibre/ CDN Dracula 進行的.Astro also include LVS/DRC check commands. 11. Tape out。 在所有檢查和驗證都正確無誤的情況下把最后的版圖 GDS文件傳遞給 Foundry 廠進行掩膜制造 94、從、從 RTL synthesis 到到 tape out 之間的設(shè)計之間的設(shè)計 flow,并列出其中各步使用的并列出其中各步使用的 tool. 綜合-布局布線-時序仿真-時序分析 簡單說來，一顆芯片的誕生可以分成設(shè)計和制造。當設(shè)計結(jié)束的時候，設(shè)計方會把設(shè)計 數(shù)據(jù)送給制造方。tapeout 是集成電路設(shè)計中一個重要的階段性成果，是值得慶祝的。慶祝 之后，就是等待，等待制造完的芯片回來做檢測，看是不是符合設(shè)計要求，是否有什么嚴重 的問題等等。 In electronics, tape-out is the name of the final stage of the design of an integrated circuit such as a microprocessor; the point at which the description of a circuit is sent for manufacture. 95、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元 素？（仕蘭微面試題目）素？（仕蘭微面試題目） 自動布局布線其基本流程如下： 1、讀入網(wǎng)表，跟 foundry提供的標準單元庫和 Pad 庫以及宏模塊庫進行映射； 2、整體布局，規(guī)定了芯片的大致面積和管腳位置以及宏單元位置等粗略的信息； 3、讀入時序約束文件，設(shè)置好 timing setup 菜單，為后面進行時序驅(qū)動的布局布線做準備； 4、詳細布局，力求使后面布線能順利滿足布線布通率 100%的要求和時序的要求； 5、時鐘樹綜合，為了降低 clock skew 而產(chǎn)生由許多 buffer 單元組成的“時鐘樹”； 6、布線，先對電源線和時鐘信號布線，然后對信號線布線，目標是最大程度地滿足時序； 7、為滿足