VHDL語言構(gòu)造體的描述方式.ppt

第4章VHDL語言構(gòu)造體的描述方式,主要內(nèi)容行為描述方式寄存器傳輸（RTL）描述方式結(jié)構(gòu)描述方式,所謂構(gòu)造體的行為描述(BehavioralDescriptions)，就是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述。行為描述在EDA工程中稱為高層次描述或高級(jí)描述。在行為描述方式的程序中大量采用算術(shù)運(yùn)算、關(guān)系運(yùn)算、慣性延時(shí)、傳輸延時(shí)等難于進(jìn)行邏輯綜合和不能進(jìn)行邏輯綜合的VHDL語句。采用行為描述方式的VHDL語言程序，在一般情況下只能用于行為層次的仿真，而不能進(jìn)行邏輯綜合。,4.1行為描述方式,在VHDL語言中一些專門用于描述系統(tǒng)行為的語句：代入語句延時(shí)語句多驅(qū)動(dòng)器描述語句GENERIC語句,代入語句是VHDL語言中進(jìn)行行為描述的最基本的語句。代入語句最普遍的格式為：信號(hào)量=敏感信號(hào)量表達(dá)式；,4.1.1代入語句,例如：（1）a=b;該語句的功能是a得到b的值，b為敏感量，b值發(fā)生變化時(shí)，該語句執(zhí)行；（2）z=aNOR（bNANDc）;3個(gè)敏感量a,b,c,無論哪一個(gè)的值發(fā)生變化時(shí)，該代入語句被執(zhí)行；（3）a=bAFTER5ns;當(dāng)b發(fā)生變化5ns以后才代入到信號(hào)a。,例4-1LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYand2ISPORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDand2;ARCHITECTUREand2_behaviourOFand2ISBEGINy=aANDbAFTER5ns;ENDand2_behaviour;例4-2四選一電路,在VHDL語言中，存在兩種延時(shí)類型：慣性延時(shí)和傳輸延時(shí)。這兩種延時(shí)常用于VHDL語言的行為描述方式。,4.1.2延時(shí)語句,在慣性模型中，系統(tǒng)或器件輸出信號(hào)要發(fā)生變化必須有一段時(shí)間的延時(shí)，這段延時(shí)時(shí)間常被稱為系統(tǒng)或器件的慣性或稱慣性延時(shí)。在VHDL語言中，語句中如果不作特別說明，產(chǎn)生的延時(shí)一定是慣性延時(shí)。特點(diǎn)：當(dāng)一個(gè)系統(tǒng)或器件的輸入信號(hào)變化周期小于它的慣性延時(shí)時(shí)，其輸出保持不變。幾乎所有器件都存在慣性延時(shí)，因此，硬件電路的設(shè)計(jì)人員為了逼真地仿真硬件電路的實(shí)際工作情況，在代入語句中總要加上慣性延時(shí)時(shí)間的說明。例如：a=bAFTER5ns;慣性延時(shí)說明只在行為仿真時(shí)有意義，邏輯綜合時(shí)將被忽略，或者在邏輯綜合前必須去掉延時(shí)說明。,慣性延時(shí),傳輸延時(shí)常用于描述總線延時(shí)、連接線的延時(shí)及ASIC芯片中的路徑延時(shí)。傳輸延時(shí)不是缺省的，必須在語句中明確說明。舉例：,傳輸延時(shí),在VHDL語言中，創(chuàng)建一個(gè)驅(qū)動(dòng)器可以由一條信號(hào)代入語句來實(shí)現(xiàn)。當(dāng)有多個(gè)信號(hào)并行輸出時(shí)，在構(gòu)造體內(nèi)部必須利用代入語句，對(duì)每個(gè)信號(hào)創(chuàng)建一個(gè)驅(qū)動(dòng)器。多個(gè)驅(qū)動(dòng)器的輸出連接到同一條信號(hào)線時(shí)，由判決函數(shù)決定輸出哪一個(gè)值。多驅(qū)動(dòng)器的構(gòu)造體應(yīng)按如下方式描述：ARCHITECTUREsampleOFsampleISBEGINa=bAFTER5ns;a=dAFTER5ns;ENDsample;,4.1.3多驅(qū)動(dòng)器描述語句,GENERIC語句用不同層次設(shè)計(jì)模塊之間信息的傳遞和參數(shù)的傳遞，可用于位矢量的長(zhǎng)度、數(shù)組的位長(zhǎng)、器件的延時(shí)時(shí)間等參數(shù)的傳遞。這些參數(shù)除整數(shù)類型外，其他數(shù)據(jù)類型不能綜合。使用GENERIC語句易于使器件模塊化和通用化。有些模塊其邏輯關(guān)系是明確的，但是由于半導(dǎo)體工藝、半導(dǎo)體材料的不同，而使器件具有不同的延時(shí)、不同的上升沿和下降沿。為了簡(jiǎn)化設(shè)計(jì)，對(duì)該模塊進(jìn)行通用設(shè)計(jì)，參數(shù)根據(jù)不同材料、工藝待定。這樣設(shè)計(jì)它的通用模塊，用GENERI語句將參數(shù)初始化后，即可實(shí)現(xiàn)不同材料、工藝的電路模塊的仿真和綜合了。,4.1.4GENERIC語句,GENERIC語句用法舉例，例4-4ENTITYand2ISGENERIC(rise，fall：TIME)；-參數(shù)類型說明PORT(a，b：INBIT；c：OUTBIT)；ENDand2；ARCHITECTUREgeneric_exampleOFand2ISSIGNALt：BIT；BEGINt=aandb；c=tAFTER(rise)WHENt=1ELSEtAFTER(fall)；ENDARCHITECTUREgeneric_example；例4-5,4.2寄存器傳輸描述方式,對(duì)于用行為描述方式的VHDL語言程序只有改寫為寄存器傳輸描述方式才能進(jìn)行邏輯綜合。寄存器傳輸描述方式也稱為數(shù)據(jù)流描述方式。在RTL描述方式中有兩種不同的方法：（1）寄存器之間的功能描述方式；（2）寄存器硬件一一對(duì)應(yīng)的直接描述方式。下面舉一個(gè)二選一電路的例子，用兩種不同的方法來描述該電路。,功能描述的RTL描述方式,entitymux2isport(input:instd_logic_vector(1downto0);sel:instd_logic;y:outstd_logic);endmux2;architecturemux2_dataflowofmux2isbeginy=input(0)whensel=1elseinput(1);endmux2_dataflow;此方法只需知道外部特性和功能就可以進(jìn)行正確的描述。,硬件一一對(duì)應(yīng)的RTL描述方式,entitymux2isport(in0,in1,sel:instd_logic;y:outstd_logic);endmux2;arc