PCB設(shè)計(jì)技巧及常見(jiàn)問(wèn)題分析

PCB設(shè)計(jì)技巧及常見(jiàn)問(wèn)題分析 1、如何選擇 PCB板材 ？ 選擇 PCB 板 材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB 板子 (大于 GHz的頻率 )時(shí)這材質(zhì)問(wèn)題會(huì)比較重要。 例如，現(xiàn)在常用的 FR-4 材質(zhì)，在幾個(gè) GHz 的頻率時(shí)的介質(zhì)損 (dielectric loss)會(huì)對(duì)信號(hào)衰減 有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù) (dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。 2、如何避免高頻干擾？ 避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_ (Crosstalk)?？捎美蟾咚傩盘?hào)和模擬信號(hào)之間的距離，或加 ground guard/shunt traces 在模擬信號(hào)旁邊。還要注意數(shù)字地對(duì)模擬地的噪聲干擾。 3、在 高速 PCB 設(shè)計(jì) 中，如何解決信號(hào)的完整性問(wèn)題？ 信號(hào)完整性基本上是阻抗匹配的問(wèn)題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗 (output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸 (topology)架構(gòu)等。解決的方式是靠端接 (termination)與調(diào)整走線的拓樸。 4、差分布線方式是如何實(shí)現(xiàn)的？ 差分對(duì)的布線有兩點(diǎn)要注意，一是兩條線的長(zhǎng)度要盡量一樣長(zhǎng)，另一是兩線的間距 (此間距由差分阻抗決定 )要一直保持不變， 也就是要保持平行。平行的方式有兩種，一為兩條線走 在同一走線層 (side-by-side)，一為兩條線走在上下相鄰兩層 (over-under)。一般以前者 side-by-side 實(shí)現(xiàn)的方式較多。 5、對(duì)于只有一個(gè)輸出端的時(shí)鐘信號(hào)線，如何實(shí)現(xiàn)差分布線？ 要用差分布線一定是信號(hào)源和接收端也都是差分信號(hào)才有意義。所以對(duì)只有一個(gè)輸出端的時(shí)鐘信號(hào)是無(wú)法使用差分布線的。 6、接收端差分線對(duì)之間可否加一匹配電阻？ 接收端差分線對(duì)間的匹配電阻通常會(huì)加 , 其值應(yīng)等于差分阻抗的值。這樣信號(hào)品質(zhì)會(huì)好些。 7、為何差分對(duì)的布線要靠近且平行？ 對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫?。所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗 (differential impedance)的值 , 此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴Ｈ魞删€忽遠(yuǎn)忽近 , 差分阻抗就會(huì)不一致 , 就會(huì)影響信號(hào)完整性 (signal integrity)及時(shí)間延遲 (timing delay)。 8、如何處理實(shí)際布線中的一些理論沖突的問(wèn)題？ 1. 基本上 , 將模 /數(shù)地分割隔離是對(duì)的。 要注意的是信號(hào)走線盡量不要跨過(guò)有分割的地方 (moat), 還有不要讓電源和信號(hào)的回流電流路徑 (returning current path)變太大。 2. 晶振是模擬的正反饋振蕩電路 , 要有穩(wěn)定的振蕩信號(hào) , 必須滿足 loop gain 與 phase 的規(guī) 范 , 而這模擬信號(hào)的振蕩規(guī)范很容易受到干擾 , 即使加 ground guard traces 可能也無(wú)法完全隔離干擾。 而且離的太遠(yuǎn) , 地平面上的噪聲也會(huì)影響正反饋振蕩電路。 所以 , 一定要將 晶振和芯片的距離進(jìn)可能靠近。 3. 確實(shí)高速布線與 EMI 的要求有很多沖突。 但基本原則是因EMI 所加的電阻電容或 ferrite bead, 不能造成信號(hào)的一些電氣特性不符合規(guī)范。 所以 , 最好先用安排走線和 PCB疊層的技 巧來(lái)解決或減少 EMI 的問(wèn)題 , 如高速信號(hào)走內(nèi)層。 最后才用電阻電容或 ferrite bead 的方式 , 以降低對(duì)信號(hào)的傷害。 9、如何解決高速信號(hào)的手工布線和自動(dòng)布線之間的矛盾？ 現(xiàn)在較強(qiáng)的布線軟件的自動(dòng)布線器大部分都有設(shè)定約束條 件來(lái)控制繞線方式及過(guò)孔數(shù)目。 各家 EDA 公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。 例如 , 是否有足夠的約束條件控制蛇行線 (serpentine)蜿蜒的方式 , 能否控制差分對(duì)的走線間距等。 這會(huì)影響到自動(dòng)布線出來(lái)的走線方式是否能符合 PCB 設(shè)計(jì) 者的想法。 另外 , 手動(dòng)調(diào)整布線的難易也與繞線 引擎的能力有絕對(duì)的關(guān)系。 例如 , 走線的推擠能力 , 過(guò)孔的推擠能力 , 甚至走線對(duì)敷銅的推擠能力等等。 所以 , 選擇一個(gè)繞線引擎能力強(qiáng)的布線器 , 才是解決之道。 10、關(guān)于 test coupon。 test coupon 是用來(lái)以 TDR (Time Domain Reflectometer) 測(cè)量所生產(chǎn)的 PCB板 的特性阻抗是 否滿足設(shè)計(jì)需求。 一般要控制的阻抗有單根線和差分對(duì)兩種情況。 所以， test coupon上的走線線寬和線距 (有差分對(duì)時(shí) )要與所要控制的線一樣。 最重要的是測(cè)量時(shí)接地點(diǎn)的位置。 為了減少接地引線 (