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三傻微談FPGA 目錄 CONTENT Mainidea FPGA發(fā)展概述 1 Presentby羅海林 1 1FPGA三國(guó)演義 1 2FPGA結(jié)構(gòu)概述 1 3FPGA發(fā)展趨勢(shì) FPGA發(fā)展概述 1 1FPGA三國(guó)演義 PART1 阿爾特拉 1983PLD發(fā)明者 賽靈思 1984FPGA發(fā)明者 萊迪思 1983ISP發(fā)明者 FPGA WahlstromSvenErik于1967年提出FPGA概念 FPGA發(fā)展概述 PART1 1996 98把持FPGA市場(chǎng) 1996年追趕銷售模式 第一款FLEX8000FPGA反擊 先組合 后時(shí)序多個(gè)時(shí)鐘輸入細(xì)顆粒查找表結(jié)構(gòu)豐富的寄存器資源分段路由布線結(jié)構(gòu)電路上電加載直接集成三態(tài)門 電路規(guī)模得到空前提高橫掃千軍 1 1FPGA三國(guó)演義 FPGA發(fā)展概述 PART1 行業(yè)領(lǐng)導(dǎo)者占據(jù)市場(chǎng) 確定大規(guī)模FPGA思路 FLEX10K FPGA鎖相環(huán) PLL 抗衡FLEX10KFPGA嵌入式RAM抗衡 實(shí)現(xiàn)三態(tài)門粗顆粒結(jié)構(gòu)嵌入式RAM非對(duì)稱結(jié)構(gòu) 集成三態(tài)門細(xì)顆粒結(jié)構(gòu)分布式RAM孤島式結(jié)構(gòu) xc3000 4000 元?dú)獯髠_始蟄伏 1 1FPGA三國(guó)演義 FPGA發(fā)展概述 PART1 邏輯規(guī)模存儲(chǔ)器尺寸時(shí)鐘資源串并收發(fā)器 2002Stratix帶嵌入式DSP VirtexSpartan3 StratixCyclone3MAX 03年全球第一款90nm工藝FPGA 2008全球第一款40nm工藝 2010全球第一款28nm工藝 2013Intel的14nm三柵極工藝 出其不意避其鋒芒 IPhone7中加入FPGA2016被中資公司收購(gòu)超20位美國(guó)會(huì)議員反對(duì) 2015被intel收購(gòu) 1 1FPGA三國(guó)演義 FPGA發(fā)展概述 1 2FPGA結(jié)構(gòu)概述 PART1 IOB 可編程輸入輸出單元 CLB 可配置邏輯塊 DCM 數(shù)字時(shí)鐘管理模塊 BRAM 嵌入式塊RAM 豐富的布線資源 底層內(nèi)嵌功能單元 DLL PLL DSP和CPU等軟核 內(nèi)嵌專用硬核 SERDES等 IOB CLB DCM BRAM BRAM IOB IOB IOB FPGA發(fā)展概述 1 3FPGA發(fā)展趨勢(shì) PART1 2016年10月11日首款嵌入式FPGA誕生 FPGA有可能迎來(lái)應(yīng)用于人工智能 AI 的好時(shí)機(jī) FPGA設(shè)計(jì)思想與技巧 2 Presentby譚攏 乒乓操作 串并轉(zhuǎn)換 流水線操作 數(shù)據(jù)接口的同步方法 FPGA設(shè)計(jì)思想與技巧 乒乓操作 PART2 輸入數(shù)據(jù)流通過(guò) 輸入數(shù)據(jù)選擇單元 將數(shù)據(jù)流等時(shí)分配到兩個(gè)數(shù)據(jù)緩沖區(qū) 數(shù)據(jù)緩沖模塊可以為任何存儲(chǔ)模塊 比較常用的存儲(chǔ)單元為雙口RAM DPRAM 單口RAM SPRAM FIFO等 在第1個(gè)緩沖周期 將輸入的數(shù)據(jù)流緩存到 數(shù)據(jù)緩沖模塊1 在第2個(gè)緩沖周期 通過(guò) 輸入數(shù)據(jù)選擇單元 的切換 將輸入的數(shù)據(jù)流緩存到 數(shù)據(jù)緩沖模塊2 同時(shí)將 數(shù)據(jù)緩沖模塊1 緩存的第1個(gè)周期數(shù)據(jù)通過(guò) 輸入數(shù)據(jù)選擇單元 的選擇 送到 數(shù)據(jù)流運(yùn)算處理模塊 進(jìn)行運(yùn)算處理 在第3個(gè)緩沖周期通過(guò) 輸入數(shù)據(jù)選擇單元 的再次切換 將輸入的數(shù)據(jù)流緩存到 數(shù)據(jù)緩沖模塊1 同時(shí)將 數(shù)據(jù)緩沖模塊2 緩存的第2個(gè)周期的數(shù)據(jù)通過(guò) 輸入數(shù)據(jù)選擇單元 切換 送到 數(shù)據(jù)流運(yùn)算處理模塊 進(jìn)行運(yùn)算處理 如此循環(huán) FPGA設(shè)計(jì)思想與技巧 乒乓操作 PART2 經(jīng)過(guò)緩沖的數(shù)據(jù)流沒有時(shí)間停頓 常常應(yīng)用于流水線式算法節(jié)約緩沖區(qū)空間低速模塊處理高速數(shù)據(jù)流 FPGA設(shè)計(jì)思想與技巧 乒乓操作 PART2 利用乒乓操作降低數(shù)據(jù)速率 FPGA設(shè)計(jì)思想與技巧 乒乓操作 PART2 數(shù)據(jù)流處理的常用手段面積與速度互換原則 實(shí)現(xiàn)方法 寄存器RAM排列順序有規(guī)定的串并轉(zhuǎn)換 case復(fù)雜的串并轉(zhuǎn)換 FSM FPGA設(shè)計(jì)思想與技巧 串并轉(zhuǎn)換 PART2 一種處理流程和順序操作的思想 適用情況 高速設(shè)計(jì)提高工作頻率某個(gè)設(shè)計(jì)分為若干步驟 且整個(gè)數(shù)據(jù)處理是 單流向 沒有反饋或迭代運(yùn)算 前一個(gè)步驟輸出是下一個(gè)步驟輸入 FPGA設(shè)計(jì)思想與技巧 流水線操作 PART2 流水線設(shè)計(jì)時(shí)序示意圖 FPGA設(shè)計(jì)思想與技巧 流水線操作 PART2 注意問(wèn)題 設(shè)計(jì)時(shí)序的合理安排 前后級(jí)接口間數(shù)據(jù)流速的匹配操作步驟劃分合理 統(tǒng)籌考慮各個(gè)操作步驟間的數(shù)據(jù)流量前級(jí)操作時(shí)間 后級(jí)操作時(shí)間 直接相連前級(jí)操作時(shí)間 后級(jí)操作時(shí)間 緩存前級(jí)操作時(shí)間 后級(jí)操作時(shí)間 邏輯復(fù)制等操作 FPGA設(shè)計(jì)思想與技巧 流水線操作 PART2 FPGA設(shè)計(jì)常見的重要問(wèn)題 也是設(shè)計(jì)工作不穩(wěn)定的重要原因錯(cuò)誤的數(shù)據(jù)接口同步方法 手工加入BUFT或非門調(diào)整數(shù)據(jù)延遲相位差90度的時(shí)鐘信號(hào)正確的數(shù)據(jù)接口同步方法 輸入輸出的延時(shí)不可測(cè) 如何完成數(shù)據(jù)同步數(shù)據(jù)有固定格式 幀結(jié)構(gòu) 上級(jí)數(shù)據(jù)和本級(jí)時(shí)鐘是異步的 FPGA設(shè)計(jì)思想與技巧 數(shù)據(jù)接口同步方法 PART2 輸入輸出的延時(shí)不可測(cè) 如何完成數(shù)據(jù)同步建立同步機(jī)制 可以用一個(gè)同步使能 或者同步指示信號(hào)另外數(shù)據(jù)通過(guò)RAM或FIFO存取 也可以達(dá)到數(shù)據(jù)同步的目的 FPGA設(shè)計(jì)思想與技巧 數(shù)據(jù)接口同步方法 PART2 數(shù)據(jù)有固定格式 幀結(jié)構(gòu) 這種情況在通信系統(tǒng)中非常普遍 因?yàn)楹芏鄶?shù)據(jù)是按照 幀 組織的 由于整個(gè)系統(tǒng)對(duì)時(shí)鐘要求很高 常常專門設(shè)計(jì)一塊時(shí)鐘板完成高精度時(shí)鐘的產(chǎn)生于驅(qū)動(dòng) 兩個(gè)問(wèn)題 如何完成數(shù)據(jù)同步 并發(fā)現(xiàn)數(shù)據(jù)的 頭 同步指示信號(hào) 或RAM FIFO緩存一下 傳輸一個(gè)數(shù)據(jù)起始位置的指示信號(hào) 或插入同步碼 FPGA設(shè)計(jì)思想與技巧 數(shù)據(jù)接口同步方法 PART2 上級(jí)數(shù)據(jù)和本級(jí)時(shí)鐘是異步的輸入數(shù)據(jù)與本級(jí)處理時(shí)鐘同頻率輸入輸入與本級(jí)處理時(shí)鐘異步寄存器對(duì)異步時(shí)鐘域的數(shù)據(jù)進(jìn)行兩次采樣 DPRAM 異步FIFO FPGA設(shè)計(jì)思想與技巧 數(shù)據(jù)接口同步方法 PART2 FPGA設(shè)計(jì)實(shí)例 3 Presentby張亦弛 基于FPGA DSP架構(gòu)的最小系統(tǒng)設(shè)計(jì) FPGA設(shè)計(jì)實(shí)例 PART3 FPGA 時(shí)序控制能力強(qiáng)DSP 數(shù)字信號(hào)處理及算法強(qiáng) 能否將兩者的優(yōu)勢(shì)互補(bǔ) FPGA設(shè)計(jì)實(shí)例 微型慣導(dǎo)系統(tǒng) PART3 微型慣導(dǎo)系統(tǒng) 線加速度信號(hào) 角加速度信號(hào) 溫度信號(hào) GPS信號(hào) FPGA設(shè)計(jì)實(shí)例 微型慣導(dǎo)系統(tǒng) PART3 FPGA 實(shí)現(xiàn)邏輯控制功能 由其處理所有的外圍數(shù)據(jù)并通過(guò)事先約定的方式與DSP通信 將數(shù)據(jù)傳遞給DSP供其進(jìn)行解算 DSP 主要實(shí)現(xiàn)控制系統(tǒng)啟動(dòng) 對(duì)FPGA采樣得到的數(shù)據(jù)進(jìn)行慣導(dǎo)解算 得到載體的方位 姿態(tài)和速度信息 并將解算結(jié)果通過(guò)FPGA向外傳遞顯示 FPGA設(shè)計(jì)實(shí)例 系統(tǒng)框架 PART3 FPGA設(shè)計(jì)實(shí)例 電源模塊 PART3 主要用于系統(tǒng)供電 將外部接插件引入的12V隔離直流電源經(jīng)DCDC轉(zhuǎn)換成所需的數(shù)字電源 FPGA設(shè)計(jì)實(shí)例 傳感器模塊 PART3 某慣導(dǎo)測(cè)量芯片 FPGA設(shè)計(jì)實(shí)例 處理器模塊