DAC_《AD5348》12位高速并行數(shù)模轉(zhuǎn)換器_HJ.doc

AD5348 數(shù)模轉(zhuǎn)換1 引腳圖 2 內(nèi)部結(jié)構(gòu)圖3 引腳功能VOUTA VOUTHDAC的8個(gè)輸出通道，具有軌到軌的緩沖輸出A0A2地址引腳，選擇內(nèi)部8個(gè)DAC寄存器中一個(gè)將數(shù)據(jù)寫(xiě)入BUF緩沖控制引腳?？刂剖欠駞⒖驾斎氲紻AC進(jìn)行緩沖或無(wú)緩沖LDAC低電平有效控制輸入。更新與輸入寄存器，它允許所有DAC輸出可以同時(shí)更新DAC寄存器的內(nèi)容。CS 低電平有效片選輸入。與WR的配合將數(shù)據(jù)寫(xiě)入到并行接口，或與RD配合從一個(gè)DAC讀回?cái)?shù)據(jù)。RD低電平有效讀取輸入。與CS配合使用，從數(shù)字端口回讀內(nèi)部DAC數(shù)據(jù)WR有源低寫(xiě)入輸入。與CS配合使用，將數(shù)據(jù)寫(xiě)入到并行接口。GAIN增益控制引腳。控制DAC的輸出范圍為0 V至VREF或0 V至2 VREF。GAIN=0，0 V至VREF。GAIN=1，0 V至2 VREF。CLR異步低電平有效控制輸入。清除所有的輸入寄存器和DAC寄存器為0。PD掉電引腳。低電平有效控制所有的DAC進(jìn)入掉電模式。DB0DB11數(shù)據(jù)位0-數(shù)據(jù)位11VDD（2個(gè)）電源,可以工作在2.5 V至5.5 V，需要10F與0.1F的電容并聯(lián)到GND來(lái)去耦。在VDD引腳LFCSP封裝都必須在相同電位。VREFABDAC的輸入?yún)⒖糀和BVREFCDDAC的輸入?yún)⒖糃和DVREFEFDAC的輸入?yún)⒖糆和FVREFGHDAC的輸入?yún)⒖糋和HDGND數(shù)字地，為芯片中的所有數(shù)字電路提供零電位AGND(2個(gè))模擬地4功能簡(jiǎn)介：AD5348為12位DAC，采用2.5 V至5.5 V電源供電。集成一個(gè)片內(nèi)輸出緩沖，可驅(qū)動(dòng)輸出至兩個(gè)供電軌，并允許選擇緩沖或無(wú)緩沖基準(zhǔn)輸入。 AD5348有一個(gè)并行接口，CS引腳片選，數(shù)據(jù)在WR上升沿被加載進(jìn)輸入寄存器。回讀功能允許從數(shù)字端口讀內(nèi)部DAC寄存器，GAIN引腳允許輸出范圍定為0 V至VREF或0 V至2 VREF。輸入數(shù)據(jù)到DAC的是雙緩沖的，允許在使用LDAC引腳系統(tǒng)同時(shí)更新多個(gè)DAC。異步CLR輸入還提供重置輸入寄存器和DAC寄存器的內(nèi)容為全零。芯片還包含一個(gè)上電復(fù)位電路，確保DAC輸出到0 V并保持到有效數(shù)據(jù)寫(xiě)入到該設(shè)備。所有這三個(gè)部分是引腳兼容，允許用戶選擇他們的電路板無(wú)需重新設(shè)計(jì)的分辨率為他們的應(yīng)用適量。輸出公式：VOUT=VREF（D/4096）GAIN，D為12位的數(shù)字量關(guān)鍵引腳 BUF腳DAC采用與外部參考。AD5348有一個(gè)對(duì)每個(gè)DAC的基準(zhǔn)輸入。參考輸入可配置為緩沖或無(wú)緩沖。這個(gè)選擇buf引腳控制。 在緩沖模式（BUF中的= 1），從外部基準(zhǔn)電壓吸收的電流幾乎為零，因?yàn)樽杩怪辽偈?0兆歐，參考輸入范圍為1 V至VDD。 在非緩沖模式（BUF中= 0），用戶可以有一個(gè)參考電壓低至0.25 V或和VDD一樣高，因?yàn)闆](méi)有外部放大器的頂端和低端限制。阻抗還是很大，一般0 V至VREF模式下90k、0 V至2 VREF的模式下45k。 如果使用外部緩沖基準(zhǔn)（如REF192），則沒(méi)有必要使用片上的緩沖。 DB0-DB11AD5348的DAC由具有雙緩沖接口的輸入寄存器和DAC寄存器組成。 DAC數(shù)據(jù)，BUF，GAIN在CS和write的作用下被寫(xiě)入輸入寄存器。 LDAC引腳控制訪問(wèn)DAC寄存器。當(dāng)LDAC引腳為高電平時(shí)，DAC寄存器被鎖存，輸入寄存器的改變不會(huì)影響DAC寄存器的內(nèi)容的。當(dāng)LDAC引腳的為低電平時(shí)， DAC寄存器變得易受影響，輸入寄存器的內(nèi)容會(huì)傳送給它。增益和緩沖控制信號(hào)也雙緩沖，當(dāng)LDAC引腳低電平時(shí)受到更新。 LDAC可以幫助用戶同時(shí)對(duì)所有DAC和外圍設(shè)備進(jìn)行更新。用戶可以分別寫(xiě)入所有輸入寄存器，然后將LDAC輸入拉低，所有的輸出同時(shí)更新。 一個(gè)額外的功能，僅當(dāng)輸入寄存器剛被LDAC引腳拉低更新時(shí)，DAC寄存器才不會(huì)更新。一般來(lái)說(shuō)，當(dāng)LDAC引腳變低時(shí)，DAC寄存器充滿了輸入寄存器的內(nèi)容，僅當(dāng)自上一次DAC寄存器已被更新后輸入寄存器內(nèi)容產(chǎn)生了變化，才更新DAC寄存器。這會(huì)消除不必要的串?dāng)_。5 應(yīng)用指南寫(xiě)周期讀周期時(shí)序約束工作流程6 自己應(yīng)用 AD5348是8路、12位的DAC，對(duì)于一個(gè)完整的寫(xiě)與讀周期，至少需要max（t19+t24，t3+t13），其內(nèi)部有8個(gè)輸入寄存器和8個(gè)DAC寄存器。BUF,GAIN,PD,用于設(shè)置工作方式（直接賦初值），轉(zhuǎn)換前需要一個(gè)CLR的低電平來(lái)清空所有的寄存器。然后在CS和WR以及A0A2作用下將放于12位并口的數(shù)據(jù)寫(xiě)入對(duì)應(yīng)通道的輸入寄存器，在CS和RD以及A0A2作用下將上一次存在DAC寄存器中的數(shù)據(jù)通過(guò)輸出口讀出，在LDAC的低電平用輸入寄存器內(nèi)容將DAC寄存器更新，完成單通道的一次轉(zhuǎn)換。（其他