電子線路EDA或硬件描述語(yǔ)言與數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn).ppt

第三篇電子線路EDA實(shí)驗(yàn) 信息工程學(xué)院吳友宇 電子線路EDA 第三篇QuartusII平臺(tái)與實(shí)驗(yàn) EDA實(shí)驗(yàn)箱組成CPLD適配器板8位7段數(shù)碼顯示單元點(diǎn)陣顯示單元撥碼開關(guān)單元按鍵單元 20M時(shí)鐘源 clock JTAG下載接口LED顯示單元D A轉(zhuǎn)換單元 單片機(jī)單元 功能擴(kuò)展區(qū)域 存儲(chǔ)器單元 2864 邏輯電平單元 電壓比較器單 模擬量輸出單元 蜂鳴器 信號(hào)源 電源單元結(jié)構(gòu) 電子線路EDA 第三篇QuartusII平臺(tái)與實(shí)驗(yàn) 開放型實(shí)驗(yàn)箱組成 電子線路EDA 第三篇QuartusII平臺(tái)與實(shí)驗(yàn) 可編程邏輯器件Cyclone系列EP1C3T144C8 20M時(shí)鐘源 JTAG下載口 電源電路 AS下載口 LED指示燈 復(fù)位按鍵 下載適配器 電子線路EDA 第三篇QuartusII平臺(tái)與實(shí)驗(yàn) 核心板 交通燈顯示 8位共陰7段數(shù)碼管 8位LED顯示 電源開關(guān) LCD顯示 撥碼開關(guān) 按鍵開關(guān) 點(diǎn)陣顯示模塊 電子線路EDA 第三篇QuartusII平臺(tái)與實(shí)驗(yàn) 核心板 模數(shù)轉(zhuǎn)換 PS 2 音頻輸出 溫度采集 數(shù)模轉(zhuǎn)換 串口通信 VGA顯示 電子線路EDA 第三篇QuartusII平臺(tái)與實(shí)驗(yàn) 8位LED數(shù)碼管a b c d e f g dp段并聯(lián)連接 8位LED數(shù)碼管共用同一個(gè)數(shù)據(jù)口 必須采用動(dòng)態(tài)掃描方式顯示 8位數(shù)碼管段選碼并接在一起段選碼并行輸入 位選信號(hào)輸入口 位選38譯碼器75138 電子線路EDA 第三篇QuartusII平臺(tái)與實(shí)驗(yàn) 時(shí)鐘電路采用的是20M的有源晶振 送入FPGA的全局時(shí)鐘網(wǎng)絡(luò) 時(shí)鐘輸入管腳鎖定p16 為了滿足特定電子系統(tǒng)的需求 需要設(shè)計(jì)分頻器將頻率20M時(shí)鐘變?yōu)橄到y(tǒng)所需要的時(shí)鐘 20M有源晶振Oscillator 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 信息工程學(xué)院吳友宇 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 實(shí)驗(yàn)?zāi)康牧私釷uartusII軟件及基本操作 以發(fā)光二極管LED靜態(tài)顯示為例 熟悉圖形編輯器BlockBuilder SchematicFile的設(shè)計(jì)輸入掌握電路的編譯和適配掌握電路仿真與時(shí)序分析 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 實(shí)驗(yàn)步驟設(shè)計(jì)輸入軟件啟動(dòng) 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 新建工程文件夾任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程 Project 首先應(yīng)為工程建立一個(gè)放置所有相關(guān)的文件的文件夾 此文件夾將被EDA軟件默認(rèn)為工作庫(kù) WorkLibrary 不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中 而同一工程的所有文件必須放在同一文件夾中 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 新建工程選擇菜單 File NewPrejectWizard 即彈出創(chuàng)建工程對(duì)話框 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 芯片選擇 選擇實(shí)驗(yàn)箱上的芯片Cyclone系列的EP1C6Q240C8或者7000S系列的EPM7128SLC84 15芯片 或者FPGA芯片EPFl0K20TC144 4多次點(diǎn)擊next 當(dāng)設(shè)計(jì)者看到工程文件配置信息報(bào)告時(shí) 點(diǎn)擊Finish完成新建工程的建立 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 新建圖形設(shè)計(jì)文件選擇File New或點(diǎn)擊主菜單中的空白圖標(biāo) 進(jìn)入新建文件狀態(tài) 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 選擇圖形編輯器輸入方式BlockDiagrams SchematicsFiles 單擊OK按鈕 打開原理圖編輯器 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 設(shè)計(jì)的輸入 放置元件 標(biāo)記輸入 輸出端口 器件連線 保存原理圖 設(shè)置此項(xiàng)目為當(dāng)前文件 以3 8線譯碼器為例說(shuō)明 輸入端口INPUT反相器 3個(gè) 3輸入與門 8個(gè) 輸出端口OUTPUT 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 保存原理圖單擊保存按鈕圖標(biāo) 對(duì)于新建文件 出現(xiàn)類似文件管理器的圖框 請(qǐng)選擇保存路徑 文件名稱保存原理圖 原理圖的擴(kuò)展名為 bdf 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 電路的編譯與適配點(diǎn)擊Assignments Device菜單選擇芯片 芯片選擇選用CPLD芯片7000S系列的EPM7128SLC84 15芯片 選用FPGA芯片EPFl0K20TC144 4來(lái)實(shí)現(xiàn) 選用Cyclone系列的EP1C6Q240C8 選用Cyclone系列的EP1C3T144C8 在Device PinOptions對(duì)話框中選擇UnusedPins標(biāo)簽頁(yè)進(jìn)行設(shè)置 將未使用管腳設(shè)置為高阻輸入 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 編譯適配點(diǎn)擊ProjectNavigator窗口中的Files標(biāo)簽下的decoder38文件單擊鼠標(biāo)右鍵 在彈出菜單中點(diǎn)擊SetasTop Level Entity設(shè)置此文件為頂層文件 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 編譯適配啟動(dòng)Processing StartCompilation菜單 或點(diǎn)擊主菜單下的快捷鍵 開始編譯 并顯示編譯結(jié)果 生成下載文件 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 電路仿真與時(shí)序分析 功能仿真選擇 File New 命令 打開新建文件對(duì)話框 在新建對(duì)話框中選擇OtherFiles 從中選擇VectorWaveformFile 點(diǎn)擊OK建立一個(gè)空的波形編輯器窗口 點(diǎn)擊File Saveas改名為decode38 vwf并保存 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 電路仿真與時(shí)序分析 功能仿真添加節(jié)點(diǎn)選擇仿真時(shí)間為電路輸入端口添加激勵(lì)波形保存激勵(lì)信號(hào)編輯結(jié)果 使用File Save 注意此時(shí)的文件名稱不要隨意改動(dòng) 單擊OK按鈕保存激勵(lì)信號(hào)波形 電路仿真 選擇Processingl SimulatorTool命令選擇仿真文件decode38 然后選擇功能仿真Functional 點(diǎn)擊GenerateFunctionalSimulationNetlist生成仿真網(wǎng)表 同時(shí)將overwritesimulationinputfilewithsimulationresults選項(xiàng)打鉤 點(diǎn)擊Start開始仿真 最后點(diǎn)擊Open打開仿真后的波形文件 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 器件編程下載與硬件實(shí)現(xiàn)實(shí)驗(yàn)箱電路板上的連線器件的編程下載 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 用硬件描述性語(yǔ)言VHDL完成3 8譯碼器設(shè)計(jì)新建文件選擇TextEditorfile點(diǎn)擊OK生成設(shè)計(jì)項(xiàng)目文件 設(shè)置為當(dāng)前項(xiàng)目鍵入程序保存為 vhd文件 然后進(jìn)行編譯適配即可 其它操作都與原理圖設(shè)計(jì)輸入相同 電子線路EDA 實(shí)驗(yàn)一QuartusII開發(fā)環(huán)境入門 Asimple3to8decoderlibraryieee useieee std logic 1164 all entitydecoderisport inp instd logic vector 2downto0 outp outstd logic vector 7downto0 enddecoder architecturebehaveofdecoderisbeginoutp 0 1 wheninp 000 else 0 outp 1 1 wheninp 001 else 0 outp 2 1 wheninp 010 else 0 outp 3 1 wheninp 011 else 0 outp 4 1 wheninp 100 else 0 outp 5 1 wheninp 101 else 0 outp 6 1 wheninp 110 else 0 outp 7 1 wheninp 111 else 0 endbehave 實(shí)驗(yàn)二全加器設(shè)計(jì) 信息工程學(xué)院吳友宇 電子線路EDA 實(shí)驗(yàn)二全加器設(shè)計(jì) 實(shí)驗(yàn)?zāi)康? 設(shè)計(jì)并實(shí)現(xiàn)一個(gè)全加器 2 掌握布爾方程的結(jié)構(gòu)體編程方法 3 掌握withselectwhen結(jié)構(gòu)體編程方法 4 掌握whenelse結(jié)構(gòu)體編程方法 5 掌握順序語(yǔ)句ifthenelse和casewhen結(jié)構(gòu)體編程方法 電子線路EDA 實(shí)驗(yàn)二全加器設(shè)計(jì) 實(shí)驗(yàn)原理全加器輸入端有 數(shù)據(jù)輸入端Ai Bi 低位進(jìn)位輸入端Ci 1 其輸出端有和Si和向高位進(jìn)位Ci 電子線路EDA 實(shí)驗(yàn)二全加器設(shè)計(jì) 其邏輯功能是 電子線路EDA 實(shí)驗(yàn)二全加器設(shè)計(jì) 實(shí)驗(yàn)步驟1 使用并行語(yǔ)句 布爾方程實(shí)現(xiàn)全加器 2 使用并行語(yǔ)句 真值表withselectwhen實(shí)現(xiàn)全加器 3 使用并行語(yǔ)句 真值表whenelse實(shí)現(xiàn)全加器 4 使用順序語(yǔ)句 真值表ifthenelse實(shí)現(xiàn)全加器5 使用順序語(yǔ)句 真值表casewhen實(shí)現(xiàn)全加器 實(shí)驗(yàn)三觸發(fā)器及計(jì)數(shù)器設(shè)計(jì) 信息工程學(xué)院吳友宇 電子線路EDA 實(shí)驗(yàn)三觸發(fā)器及計(jì)數(shù)器設(shè)計(jì) 實(shí)驗(yàn)?zāi)康? 掌握用VHDL語(yǔ)言設(shè)計(jì)時(shí)序電路 2 用VHDL語(yǔ)言設(shè)計(jì)D鎖存器 3 用VHDL語(yǔ)言設(shè)計(jì)JK觸發(fā)器 4 用VHDL語(yǔ)言設(shè)計(jì)一個(gè)十進(jìn)制可預(yù)置計(jì)數(shù)器 電子線路EDA 實(shí)驗(yàn)三觸發(fā)器及計(jì)數(shù)器設(shè)計(jì) 實(shí)驗(yàn)原理1 鎖存器 正跳沿觸發(fā)的觸發(fā)器的電路符號(hào)如下圖所示 它是一個(gè)正邊沿觸發(fā)的D觸發(fā)器 有一個(gè)數(shù)據(jù)輸入端D 一個(gè)時(shí)鐘輸入端CLK和一個(gè)數(shù)據(jù)輸出端Q 電子線路EDA 實(shí)驗(yàn)三觸發(fā)器及計(jì)數(shù)器設(shè)計(jì) 實(shí)驗(yàn)原理D鎖存器的真值表如下表所示 從表中可以看到 D鎖存器的輸出端只有在正邊沿脈沖過(guò)后 輸入端D的數(shù)據(jù)才可以傳遞到輸出端Q 電子線路EDA 實(shí)驗(yàn)三觸發(fā)器及計(jì)數(shù)器設(shè)計(jì) 2 JK觸發(fā)器 帶有復(fù)位 置位功能的觸發(fā)器電路符號(hào)如下圖所示 JK觸發(fā)器的輸入端有置位輸入端SD 低電平有效 復(fù)位輸入端RD 低電平有效 數(shù)據(jù)輸入端J和K 時(shí)鐘輸入端CLK 輸出端Q和反向輸出端QB 電子線路EDA 實(shí)驗(yàn)三觸發(fā)器及計(jì)數(shù)器設(shè)計(jì) JK觸發(fā)器的真值表 電子線路EDA 實(shí)驗(yàn)三觸發(fā)器及計(jì)數(shù)器設(shè)計(jì) 3 十進(jìn)制可預(yù)置計(jì)數(shù)器計(jì)數(shù)器是最常用的寄存器邏輯電路 從微處理器的地址發(fā)生器到頻率計(jì)都需要用到計(jì)數(shù)器 一般計(jì)數(shù)器分為兩類 加法計(jì)數(shù)器和減法計(jì)數(shù)器 加法計(jì)數(shù)器每來(lái)一個(gè)脈沖計(jì)數(shù)值加1 減法計(jì)數(shù)器每來(lái)一個(gè)脈沖計(jì)數(shù)值減1 電子線路EDA 實(shí)驗(yàn)三觸發(fā)器及計(jì)數(shù)器設(shè)計(jì) 十進(jìn)制可預(yù)置計(jì)數(shù)器功能表 電子線路EDA 實(shí)驗(yàn)三觸發(fā)器及計(jì)數(shù)器設(shè)計(jì) 實(shí)驗(yàn)內(nèi)容1 用VHDL語(yǔ)言設(shè)計(jì)D鎖存器 并仿真和調(diào)試 2 用VHDL語(yǔ)言設(shè)計(jì)JK觸發(fā)器 并仿真和調(diào)試 3 用VHDL語(yǔ)言設(shè)計(jì)一個(gè)十進(jìn)制可預(yù)置計(jì)數(shù)器 并仿真和調(diào)試 實(shí)驗(yàn)四動(dòng)態(tài)掃描顯示電路設(shè)計(jì) 信息工程學(xué)院吳友宇 電子線路EDA 實(shí)驗(yàn)四動(dòng)態(tài)掃描顯示電路設(shè)計(jì) 實(shí)驗(yàn)?zāi)康? 了解EDA實(shí)驗(yàn)箱中七段數(shù)碼管顯示模塊的工作原理 2 用VHDL語(yǔ)言設(shè)計(jì)七段譯碼器 用VHDL語(yǔ)言設(shè)計(jì)一個(gè)八進(jìn)制計(jì)數(shù)器3 利用實(shí)驗(yàn)箱上的3 8線譯碼器實(shí)現(xiàn)數(shù)碼管的位選 4 掌握用VHDL語(yǔ)言實(shí)現(xiàn)動(dòng)態(tài)掃描顯示電路的頂層連線 電子線路EDA 實(shí)驗(yàn)四動(dòng)態(tài)掃描顯示電路設(shè)計(jì) 實(shí)驗(yàn)原理一個(gè)動(dòng)態(tài)掃描電路由計(jì)數(shù)器 譯碼顯示驅(qū)動(dòng)器 3 8線譯碼器及7段數(shù)碼管組成 電子線路EDA 實(shí)驗(yàn)四動(dòng)態(tài)掃描顯示電路設(shè)計(jì) 實(shí)驗(yàn)內(nèi)容1 用撥碼開關(guān)產(chǎn)生8421BCD碼 用CPLD產(chǎn)生字形編碼電路和掃描驅(qū)動(dòng)電路 然后進(jìn)行仿真 觀察波形 正確后進(jìn)行設(shè)計(jì)實(shí)現(xiàn) 適配化分配 調(diào)節(jié)時(shí)鐘頻率 感受 掃描 的過(guò)程 并觀察字符亮度和顯示刷新的效果 2 編一個(gè)簡(jiǎn)單的從0 F輪換顯示十六進(jìn)制數(shù)的電路 實(shí)驗(yàn)五綜合層次性實(shí)驗(yàn) 交通燈設(shè)計(jì) 信息工程學(xué)院吳友宇 電子線路EDA 實(shí)驗(yàn)五綜合層次性實(shí)驗(yàn) 交通燈設(shè)計(jì) 實(shí)驗(yàn)?zāi)康? 設(shè)計(jì)一個(gè)交通燈控制器 2 顯示十字路口東西南北兩個(gè)方向的紅 黃 綠的指示狀態(tài) 3 實(shí)現(xiàn)正常的倒計(jì)時(shí)功能 并用數(shù)碼管顯示倒計(jì)時(shí)剩余時(shí)間 電子線路EDA 實(shí)驗(yàn)五綜合層次性實(shí)驗(yàn) 交通燈設(shè)計(jì) 實(shí)驗(yàn)說(shuō)明本實(shí)驗(yàn)屬于綜合性實(shí)驗(yàn) 設(shè)計(jì)一個(gè)交通燈控制器 能顯示十字路口東西南北兩個(gè)方向的紅 黃 綠的指示狀態(tài) 能用共陰極數(shù)碼管動(dòng)態(tài)掃描顯示倒計(jì)時(shí)的剩余時(shí)間 本實(shí)驗(yàn)由學(xué)生自行設(shè)計(jì)方案加以實(shí)現(xiàn) 由于該項(xiàng)目的設(shè)計(jì)的工作量大 4學(xué)時(shí)的實(shí)驗(yàn)時(shí)間難以滿足教學(xué)要求 因此 在教學(xué)中提前1周布置實(shí)驗(yàn)任務(wù) 按照1 1的學(xué)時(shí)在課下由學(xué)生進(jìn)行方案準(zhǔn)備 基本模塊的設(shè)計(jì)和總體設(shè)計(jì) 在課上完成調(diào)試 在實(shí)驗(yàn)箱上驗(yàn)證設(shè)計(jì)成果 為提倡和督促學(xué)生人人動(dòng)手動(dòng)腦 用于實(shí)踐 整個(gè)實(shí)驗(yàn)過(guò)程為1人 組 電子線路EDA 實(shí)驗(yàn)五綜合層次性實(shí)驗(yàn) 交通燈設(shè)計(jì) 實(shí)驗(yàn)內(nèi)容利用實(shí)驗(yàn)箱的紅黃綠發(fā)光二極管代替相應(yīng)顏色的交通燈 利用實(shí)驗(yàn)箱的七段數(shù)碼管顯示倒計(jì)時(shí)剩余時(shí)間 利用實(shí)驗(yàn)箱的撥碼開關(guān)實(shí)現(xiàn)復(fù)位 利用實(shí)驗(yàn)箱的時(shí)鐘源作為交通信號(hào)燈控制器 用VHDL語(yǔ)言實(shí)現(xiàn)交通燈控制器 用功能仿真的方法驗(yàn)證 通過(guò)觀察有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確 電子線路EDA 實(shí)驗(yàn)五綜合層次性實(shí)驗(yàn) 交通燈設(shè)計(jì) 實(shí)驗(yàn)原理交通信號(hào)燈的工作過(guò)程 東西向紅黃綠燈工作狀態(tài)完全相同 南北向紅黃綠燈完全相同 東西向?yàn)橹鞲傻?綠燈亮?xí)r間為60秒 并顯示其剩余時(shí)間 南北向?yàn)檩o干道 綠燈亮?xí)r間為35秒 并顯示其剩余時(shí)間 燈亮變化規(guī)律為綠變黃 3秒 黃變紅 紅變綠 電子線路EDA 實(shí)驗(yàn)五綜合層次性實(shí)驗(yàn) 交通燈設(shè)計(jì) 實(shí)驗(yàn)原理該實(shí)驗(yàn)電路由時(shí)鐘電路 分頻器 交通燈控制狀態(tài)機(jī) 動(dòng)態(tài)掃描顯示和計(jì)時(shí)器電路構(gòu)成 分頻器將時(shí)鐘電路變換成1Hz的時(shí)鐘供給計(jì)時(shí)器電路使用 同時(shí)將時(shí)鐘分頻為200Hz以上供8個(gè)數(shù)碼管 可以使用兩位數(shù)碼管 動(dòng)態(tài)掃描使用 保證每個(gè)數(shù)碼管1秒鐘被點(diǎn)亮24次以上 電子線路EDA 實(shí)驗(yàn)五綜合層次性實(shí)驗(yàn) 交通燈設(shè)計(jì) 交通燈控制器狀態(tài)表 電子線路EDA 實(shí)驗(yàn)五綜合層次性實(shí)驗(yàn) 交通燈設(shè)計(jì) 實(shí)驗(yàn)報(bào)告要求1 寫出交通燈控制器的VHDL源程序 用層次化設(shè)計(jì)方法設(shè)計(jì)該電路 2 在本次實(shí)驗(yàn)時(shí)序邏輯電路的VHDL語(yǔ)言編程中 仿真中是否出現(xiàn)錯(cuò)誤提示 具體的提示有哪些 你是如何改正的 3 實(shí)驗(yàn)箱進(jìn)行功能驗(yàn)證時(shí)是否正確 如不正確你是怎樣解決的 實(shí)驗(yàn)六綜合層次性實(shí)驗(yàn) 數(shù)字鐘設(shè)計(jì) 信息工程學(xué)院吳友宇 電子線路EDA 實(shí)驗(yàn)六綜合層次性實(shí)驗(yàn) 數(shù)字鐘設(shè)計(jì) 實(shí)驗(yàn)?zāi)康? 設(shè)計(jì)一個(gè)多功能數(shù)字鐘 2 能實(shí)現(xiàn)時(shí) 24進(jìn)制 分 60進(jìn)制 秒 60進(jìn)制 的計(jì)時(shí)功能 3 能用數(shù)碼管顯示時(shí) 24進(jìn)制 分 60進(jìn)制 秒 60進(jìn)制 的計(jì)時(shí)數(shù)據(jù) 4 能實(shí)現(xiàn) 校時(shí) 校分 功能 5 能實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)功能 6 選作鬧鐘功能 電子線路EDA 實(shí)驗(yàn)六綜合層次性實(shí)驗(yàn) 數(shù)字鐘設(shè)計(jì) 實(shí)驗(yàn)內(nèi)容及說(shuō)明本實(shí)驗(yàn)屬于綜合性實(shí)驗(yàn) 設(shè)計(jì)一個(gè)數(shù)字鐘 用六位共陰極數(shù)碼管采用動(dòng)態(tài)掃描方式顯示時(shí) 24進(jìn)制 分 60進(jìn)制 秒 60進(jìn)制 該數(shù)字鐘具有 校時(shí) 校分 功能 選作整點(diǎn)報(bào)時(shí)功能 本實(shí)驗(yàn)由學(xué)生自行設(shè)計(jì)方案設(shè)計(jì)數(shù)字鐘的邏輯結(jié)構(gòu)并實(shí)現(xiàn)每個(gè)邏輯功能塊 電子線路EDA 實(shí)驗(yàn)六綜合層次性實(shí)驗(yàn) 數(shù)字鐘設(shè)計(jì) 實(shí)驗(yàn)原理多功能數(shù)字鐘由信號(hào)發(fā)生器 分頻器 計(jì)時(shí)電路 譯碼驅(qū)動(dòng)電路 顯示電路 校準(zhǔn)電路和整點(diǎn)報(bào)時(shí)電路組成 電子線路EDA 實(shí)驗(yàn)六綜合層次性實(shí)驗(yàn) 數(shù)字鐘設(shè)計(jì) 實(shí)驗(yàn)原理計(jì)時(shí)器 其工作原理是當(dāng)秒計(jì)數(shù)器計(jì)數(shù)達(dá)59時(shí) 再來(lái)一個(gè)秒脈沖 秒計(jì)數(shù)器清零 秒進(jìn)位信號(hào)為 1 向分計(jì)數(shù)器提供分秒沖 分計(jì)數(shù)器加 1 當(dāng)分計(jì)數(shù)器計(jì)數(shù)達(dá)59時(shí) 且秒計(jì)數(shù)器計(jì)數(shù)達(dá)59時(shí) 再來(lái)一個(gè)秒脈沖 分 秒計(jì)數(shù)器清零 分進(jìn)位信號(hào)為 1 向時(shí)計(jì)數(shù)器提供時(shí)秒沖 時(shí)計(jì)數(shù)器加 1 當(dāng)時(shí)計(jì)數(shù)器計(jì)數(shù)達(dá)23時(shí) 分計(jì)數(shù)器計(jì)數(shù)達(dá)59時(shí) 且秒計(jì)數(shù)器計(jì)數(shù)達(dá)59時(shí) 再來(lái)一個(gè)秒脈沖 時(shí) 分 秒計(jì)數(shù)器清零 電子線路EDA 實(shí)驗(yàn)六綜合層次性實(shí)驗(yàn) 數(shù)字鐘設(shè)計(jì) 校準(zhǔn)電路 校準(zhǔn)電路由按鍵 按鍵消抖電路 校時(shí)控制電路 校分控制電路 秒清零電路組成 當(dāng)校時(shí)按鍵ch按下時(shí) 計(jì)時(shí)器迅速遞增 2Hz脈沖 并按24進(jìn)制循環(huán) 計(jì)滿23小時(shí)后回 00 當(dāng)校分按鍵c