3篇7章習題解答.pdf

255 第三篇第三篇第第7 7 7 7章習題章習題 題題3 7 3 7 1 1 在存儲容量 存取速度 功耗和價格上靜態(tài)RAM與動態(tài)RAM 相比 各有什么特點 解 靜態(tài)RAM SRAM 和動態(tài)RAM DRAM 比較表 內(nèi)容種類SRAMDRAM 存儲容量小存儲容量更大 存取速度較大更小 功耗快更快 價格貴便宜 題題3 7 3 7 2 2 將包含有32768個基本存儲單元的存儲電路連接成4096個字節(jié) 的RAM 則 1 該RAM有幾根數(shù)據(jù)線 2 該RAM有幾根地址線 解 一個基本存儲單元存放有一位二進制信息 一個字節(jié)為8位二進制信息 32768 2 15 212 8 212 23 所以 1 有8根數(shù)據(jù)線 2 有12根地址線 一次訪問一個字節(jié) 即8位數(shù)據(jù) 題題3 7 3 7 3 3 RAM的容量為256 字位 則 1 該RAM有多少個存儲單元 2 該RAM每次訪問幾個基本存儲單元 3 該RAM有幾根地址線 解 一個基本存儲單元存放有一位二進制信息 所以1024字位容量就有 1 1024個基本存儲單元 2 由四個基本存儲單元組成一個4位的存儲單元 所以 該存儲器每 次訪問4個基本存儲單元 3 有256 2 8 所以有8根地址線 256 題題3 7 3 7 4 4 試用256 字位的RAM 用位擴展的方法組成一個256 8字 位的RAM 請畫出電路圖 解 256 字位的RAM只有4位數(shù)據(jù)線 要擴大成8位時應(yīng)采用位擴展的方 法實現(xiàn) 將8位地址線 片選線 讀 寫控制線并聯(lián) RAM 1 的4位作擴 展后8位的高4位 RAM 2 的4位作為擴展后的低4位 組成擴展后的8位 數(shù)據(jù)輸出 其擴展的連接電路如圖所示 題題3 7 3 7 5 5 C850是64 1字位容量的靜態(tài)RAM 若要用它擴展成一個128 4字位容量的RAM 需要幾塊C850 并畫出相應(yīng)的電路圖 解 該題原地址為64 2 6為6位 現(xiàn)要有128 27 需用7位地址線 因此要用地 址擴展 數(shù)據(jù)線只有1位 現(xiàn)需要4位數(shù)據(jù) 同時要進行數(shù)據(jù)位擴展 所以要 有8塊C850是64 1字位容量的靜態(tài)RAM 其連接后的電路如圖所示 題題3 7 3 7 6 6 按照編程工藝不同 只讀存儲器大致可分為哪幾類 各有什么 特點 解 熔絲 反熔絲型 EPROM型 E 2PROM型 Flash Memory型等 題題3 7 3 7 7 7 設(shè)某個只讀存儲器由16位地址構(gòu)成 地址范圍為000 FFF 16 257 進制 現(xiàn)將它分為RAM I O ROM1和ROM2等四段 且各段地址分配為RAM段 000 DFFF I O 段 E000 E7FF ROM1段 F000 F7FF ROM2段 F800 FFFF 試 1 設(shè)16位地址標號為A15A14 A1A0 則各存儲段內(nèi)部僅有哪幾位 地址值保持不變 2 根據(jù)高位地址信號設(shè)計一個選擇存儲段的地址譯碼器 解解 1 RAM 存儲段地址 A15A14 A1A0為 0000000000000000 1101111111111111 所有的地址都變 I O 存儲段地址為 1110000000000000 1110011111111111 只有 A15A14A13A12A11 11100 的地 址不變 ROM1 存儲段具體地址為 1111000000000000 1111011111111111 只 有 A15A14A13A12A11 11110 五位地址不變 同理 ROM2 不變的地址為 A15A14A13A12A11 11111 五位 2 因此 四個存儲區(qū)的地址譯碼輸出方程分別為 131415 AAARAM 1112 AARAMOI 1112131415 1AAAAAROM 1112131415 2AAAAAROM 畫出相應(yīng)的框圖如下 題題3 7 3 7 8 8 利用數(shù)據(jù)選擇器和數(shù)據(jù)分配器的原理 將二只64 8容量的ROM 分別變換成一只512 1字位和一只256 2字位ROM 解 變換成512 1字位時用8選1的數(shù)選擇器 變換成256 2字位的系統(tǒng)時用 雙 4 選 1 的數(shù)據(jù)選擇器 它們的電路圖分別如下 258 題題3 7 3 7 9 9 有兩塊16KB 2048 8 的ROM 試用它們構(gòu)成 1 32KB 4096 8 的ROM 2 32KB 2048 16 的ROM 解 1 用二片16KB 2048 8 的ROM 加一個反相器即可實現(xiàn)32KB 4096 8 的ROM 連接圖如圖所示 2 該題只要進行數(shù)據(jù)位擴展即可 連接電路如圖所示 259 題題3 7 3 7 1010 已知某8 4位PROM的地址輸入為A3 A2 A1 A0 數(shù) 據(jù)輸 出為D3 D2 D1 D0 且對應(yīng)地址中存放數(shù)據(jù)如題表2 5 10所示 試求出 各數(shù)據(jù)輸出關(guān)于地址輸入的邏輯函數(shù)表達式 題表題表3 7 3 7 1010 3 A 2 A 1 A 0 A 3 D 2 D 1 D 0 D 3 A 2 A 1 A 0 A 3 D 2 D 1 D 0 D 0000001110001011 0001010010011100 0010010110101101 0011011010111110 0100011111001111 0101100011010000 0110100111100001 0111101011110010 解 D3 A3 D2 A2 D1 A1 D0 A0 題題3 7 3 7 1111 試用PROM設(shè)計一個二位二進制數(shù)的乘法器 設(shè)被乘數(shù)為A1 A0 乘數(shù)為B1 B0 乘積為P3 P2 P1 P0 試問 1 PROM的容量應(yīng)該為多少字位 2 畫出PROM實現(xiàn)該乘法器的編程邏輯圖 解 1 2 4 4 P3 A1 USE ieee std logic 1164 all USE ieee std logic unsigned all ENTITY clock IS PORT 263 g clk g clr INSTD LOGIC hh1 7bcd OUT STD LOGIC VECTOR 6 downto 0 hh0 7bcd OUT STD LOGIC VECTOR 6 downto 0 mm1 7bcd OUT STD LOGIC VECTOR 6 downto 0 mm0 7bcd OUT STD LOGIC VECTOR 6 downto 0 ss1 7bcd OUT STD LOGIC VECTOR 6 downto 0 ss0 7bcd OUT STD LOGIC VECTOR 6 downto 0 END clock ARCHITECTURE rtl OF clock IS COMPONENT cnt60 PORT clk clr enable INSTD LOGIC c60 out STD LOGIC qh bufferSTD LOGIC VECTOR 2 downto 0 ql bufferSTD LOGIC VECTOR 3 downto 0 END COMPONENT COMPONENT cnt24 PORT clk clr enable INSTD LOGIC qh bufferSTD LOGIC VECTOR 1 downto 0 ql bufferSTD LOGIC VECTOR 3 downto 0 END COMPONENT COMPONENT BCDCODEn PORT d3 d2 d1 d0 INSTD LOGIC bcdcode OUTSTD LOGIC VECTOR 6 downto 0 END COMPONENT signalss carry mm carry STD LOGIC signalss1 STD LOGIC VECTOR 2 downto 0 signalss0 STD LOGIC VECTOR 3 downto 0 signalmm1 STD LOGIC VECTOR 2 downto 0 signalmm0 STD LOGIC VECTOR 3 downto 0 signalhh1 STD LOGIC VECTOR 1 downto 0 signalhh0 STD LOGIC VECTOR 3 downto 0 BEGIN second cnt60 PORT MAP clk g clk clr g clr enable 1 c60 ss carry qh ss1 ql ss0 minus cnt60 PORT MAP clk ss carry clr g clr enable 1 c60 mm carry qh mm1 ql mm0 hour cnt24 PORT MAP 264 clk mm carry clr g clr enable 1 qh hh1 ql hh0 hh1bcd BCDCODEn PORT MAP d3 0 d2 0 d1 hh1 1 d0 hh1 0 bcdcode hh1 7bcd hh0bcd BCDCODEn PORT MAP d3 hh0 3 d2 hh0 2 d1 hh0 1 d0 hh0 0 bcdcode hh0 7bcd mm1bcd BCDCODEn PORT MAP d3 0 d2 mm1 2 d1 mm1 1 d0 mm1 0 bcdcode mm1 7bcd mm0bcd BCDCODEn PORT MAP d3 mm0 3 d2 mm0 2 d1 mm0 1 d0 mm0 0 bcdcode mm0 7bcd ss1bcd BCDCODEn PORT MAP d3 0 d2 ss1 2 d1 ss1 1 d0 ss1 0 bcdcode ss1 7bcd ss0bcd BCDCODEn PORT MAP d3 ss0 3 d2 ss0 2 d1 ss0 1 d0 ss0 0 bcdcode ss0 7bcd END rtl 60進制計數(shù)器VHDL源文件 LIBRARY ieee USE ieee std logic 1164 all USE ieee std logic unsigned all ENTITY cnt60 IS PORT clk clr enable INSTD LOGIC c60 out STD LOGIC qh bufferSTD LOGIC VECTOR 2 downto 0 ql bufferSTD LOGIC VECTOR 3 downto 0 END cnt60 ARCHITECTURE rtl OF cnt60 IS COMPONENT cnt10a PORT clk clr ena INSTD LOGIC q outSTD LOGIC VECTOR 3 downto 0 END COMPONENT COMPONENT cnt6a PORT clk clr ena INSTD LOGIC q outSTD LOGIC VECTOR 2 downto 0 END COMPONENT signal en STD LOGIC BEGIN cnt10 cnt10a PORT MAP clk clr enable ql en ql 0 and ql 3 and enable cnt6 cnt6a PORT MAP clk clr en qh 265 c60 ql 0 and ql 3 and qh 0 and qh 2 END rtl 24進制計數(shù)器VHDL源文件 LIBRARY ieee USE ieee std logic 1164 all USE ieee std logic unsigned all ENTITY cnt24 IS PORT clk clr enable INSTD LOGIC qh bufferSTD LOGIC VECTOR 1 downto 0 ql bufferSTD LOGIC VECTOR 3 downto 0 END cnt24 ARCHITECTURE rtl OF cnt24 IS COMPONENT cnt10a PORT clk clr ena INSTD LOGIC q outSTD LOGIC VECTOR 3 downto 0 END COMPONENT COMPONENT cnt4a PORT clk clr ena INSTD LOGIC q outSTD LOGIC VECTOR 1 downto 0 END COMPONENT signal en clear STD LOGIC BEGIN clear clr or qh 1 and ql 2 en ql 0 and ql 3 and enable cnt10 cnt10a PORT MAP clk clear enable ql cnt4 cnt4a PORT MAP clk clear en qh END rtl BCD編碼VHDL源文件 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY BCDCODEn IS PORT 266 d3 d2 d1 d0 INSTD LOGIC bcdcode OUTSTD LOGIC VECTOR 6 downto 0 END BCDCODEn ARCHITECTURE behave OF BCDCODEn IS signaltmp STD LOGIC VECTOR 3 downto 0 BEGIN tmpbcdcodebcdcodebcdcodebcdcodebcdcodebcdcodebcdcodebcdcodebcdcodebcdcodebcdcode 1111111 END CASE END PROCESS END behave 10進制計數(shù)器VHDL源文件 LIBRARY ieee USE ieee std logic 1164 all USE ieee std logic unsigned all ENTITY cnt10a IS PORT clk clr ena IN STD LOGIC q outSTD LOGIC VECTOR 3 downto 0 END cnt10a ARCHITECTURE behave OF cnt10a IS signaltmp STD LOGIC VECTOR 3 downto 0 BEGIN PROCESS clk clr 267 BEGIN IF clr 1 THEN tmp 0000 ELSIF clk EVENT AND clk 1 THEN IF ena 1 THEN IF tmp 1001 THEN tmp 0000 ELSEtmp tmp 1 END IF END IF END IF END PROCESS q tmp END behave 6進制計數(shù)器VHDL源文件 LIBRARY ieee USE ieee std logic 1164 all USE ieee std logic unsigned all ENTITY cnt6a IS PORT clk clr ena IN STD LOGIC q outSTD LOGIC VECTOR 2 downto 0 END cnt6a ARCHITECTURE behave OF c