CMOS工藝流程.版圖.剖面PPT課件

1 CMOS工藝流程與MOS電路版圖舉例 1 CMOS工藝流程1 簡化N阱CMOS工藝演示flash2 清華工藝錄像 N阱硅柵CMOS工藝流程3 雙阱CMOS集成電路的工藝設(shè)計(jì)4 圖解雙阱硅柵CMOS制作流程2 典型N阱CMOS工藝的剖面圖3 SimplifiedCMOSProcessFlow4 MOS電路版圖舉例 2 1 簡化N阱CMOS工藝演示 3 氧化層生長 4 曝光 5 氧化層的刻蝕 光刻1 刻N(yùn)阱掩膜版 6 N阱注入 光刻1 刻N(yùn)阱掩膜版 7 形成N阱 8 氮化硅的刻蝕 N阱 9 場氧的生長 N阱 10 去除氮化硅 N阱 11 重新生長二氧化硅 柵氧 N阱 12 生長多晶硅 N阱 13 刻蝕多晶硅 N阱 14 刻蝕多晶硅 N阱 15 P 離子注入 N阱 16 N 離子注入 N阱 17 生長磷硅玻璃PSG N阱 18 光刻接觸孔 N阱 19 刻鋁 N阱 20 刻鋁 N阱 21 N阱 22 2 清華工藝錄像 N阱硅柵CMOS工藝流程 23 初始氧化 24 光刻1 刻N(yùn)阱 25 N阱形成 N阱 26 Si3N4淀積 27 光刻2 刻有源區(qū) 場區(qū)硼離子注入 N阱 28 場氧1 N阱 29 光刻3 N阱 30 場氧2 N阱 31 柵氧化 開啟電壓調(diào)整 N阱 32 多晶硅淀積 N阱 33 光刻4 刻N(yùn)MOS管硅柵 磷離子注入形成NMOS管 用光刻膠做掩蔽 34 光刻5 刻PMOS管硅柵 硼離子注入及推進(jìn) 形成PMOS管 用光刻膠做掩蔽 35 磷硅玻璃淀積 36 光刻6 刻孔 磷硅玻璃淀積回流 圖中有誤 沒刻出孔 N阱 37 蒸鋁 光刻7 刻鋁 光刻8 刻鈍化孔 圖中展示的是刻鋁后的圖形 38 離子注入的應(yīng)用 39 40 N阱硅柵CMOS工藝流程 41 形成N阱初始氧化 形成緩沖層 淀積氮化硅層光刻1 定義出N阱反應(yīng)離子刻蝕氮化硅層N阱離子注入 先注磷31P 后注砷75As 3 雙阱CMOS集成電路的工藝設(shè)計(jì) 42 形成P阱在N阱區(qū)生長厚氧化層 其它區(qū)域被氮化硅層保護(hù)而不會被氧化去掉光刻膠及氮化硅層P阱離子注入 注硼 N阱 Psub 100 43 推阱退火驅(qū)入 雙阱深度約1 8 m去掉N阱區(qū)的氧化層 N阱 P阱 44 形成場隔離區(qū)生長一層薄氧化層淀積一層氮化硅光刻2場隔離區(qū) 非隔離區(qū)被光刻膠保護(hù)起來反應(yīng)離子刻蝕氮化硅場區(qū)硼離子注入以防止場開啟熱生長厚的場氧化層去掉氮化硅層 45 閾值電壓調(diào)整注入光刻3 VTP調(diào)整注入光刻4 VTN調(diào)整注入 46 形成多晶硅柵 柵定義 生長柵氧化層淀積多晶硅光刻5 刻蝕多晶硅柵 N阱 P阱 47 形成硅化物淀積氧化層反應(yīng)離子刻蝕氧化層 形成側(cè)壁氧化層 spacer sidewall 淀積難熔金屬Ti或Co等低溫退火 形成C 47相的TiSi2或CoSi去掉氧化層上的沒有發(fā)生化學(xué)反應(yīng)的Ti或Co高溫退火 形成低阻穩(wěn)定的TiSi2或CoSi2 48 形成N管源漏區(qū)光刻6 利用光刻膠將PMOS區(qū)保護(hù)起來離子注入磷或砷 形成N管源漏區(qū)形成P管源漏區(qū)光刻7 利用光刻膠將NMOS區(qū)保護(hù)起來離子注入硼 形成P管源漏區(qū) 49 形成接觸孔化學(xué)氣相淀積BPTEOS硼磷硅玻璃層退火和致密光刻8 接觸孔版反應(yīng)離子刻蝕磷硅玻璃 形成接觸孔 50 形成第一層金屬淀積金屬鎢 W 形成鎢塞 51 形成第一層金屬淀積金屬層 如Al Si Al Si Cu合金等光刻9 第一層金屬版 定義出連線圖形反應(yīng)離子刻蝕金屬層 形成互連圖形 52 形成穿通接觸孔化學(xué)氣相淀積PETEOS 等離子增強(qiáng)正硅酸四乙酯熱分解PlasmaEnhancedTEOS tetraethylorthosilicate Si OC2H5 4 通過化學(xué)機(jī)械拋光進(jìn)行平坦化光刻穿通接觸孔版反應(yīng)離子刻蝕絕緣層 形成穿通接觸孔形成第二層金屬淀積金屬層 如Al Si Al Si Cu合金等光刻10 第二層金屬版 定義出連線圖形反應(yīng)離子刻蝕 形成第二層金屬互連圖形 正硅酸乙脂 TEOS 分解650 750 53 合金形成鈍化層在低溫條件下 小于300 淀積氮化硅光刻11 鈍化版刻蝕氮化硅 形成鈍化圖形測試 封裝 完成集成電路的制造工藝CMOS集成電路采用 100 晶向的硅材料 54 4 圖解雙阱硅柵CMOS制作流程 55 首先進(jìn)行表面清洗 去除wafer表面的保護(hù)層和雜質(zhì) 三氧化二鋁必須以高速粒子撞擊 并用化學(xué)溶液進(jìn)行清洗 56 然后在表面氧化二氧化硅膜以減小后一步氮化硅對晶圓的表面應(yīng)力 涂覆光阻 完整過程包括 甩膠 預(yù)烘 曝光 顯影 后烘 腐蝕 去除光刻膠 其中二氧化硅以氧化形成 氮化硅LPCVD沉積形成 以氨 硅烷 乙硅烷反應(yīng)生成 57 光刻技術(shù)去除不想要的部分 此步驟為定出P型阱區(qū)域 所謂光刻膠就是對光或電子束敏感且耐腐蝕能力強(qiáng)的材料 常用的光阻液有S1813 AZ5214等 光刻膠的去除可以用臭氧燒除也可用專用剝離液 氮化硅用180 的磷酸去除或含CF4氣體的等離子刻蝕 RIE 58 在P阱區(qū)域植入硼 3 離子 因硅為 4價(jià) 所以形成空洞 呈正電荷狀態(tài) 離子植入時(shí)與法線成7度角 以防止發(fā)生溝道效應(yīng) 即離子不與原子碰撞而直接打入 每次離子植入后必須進(jìn)行退火處理 以恢復(fù)晶格的完整性 但高溫也影響到已完成工序所形成的格局 59 LOCOS localoxidationofsilicon 選擇性氧化 濕法氧化二氧化硅層 因以氮化硅為掩模會出現(xiàn)鳥嘴現(xiàn)象 影響尺寸的控制 二氧化硅層在向上生成的同時(shí)也向下移動 為膜厚的0 44倍 所以在去除二氧化硅層后 出現(xiàn)表面臺階現(xiàn)象 濕法氧化快于干法氧化 因OH基在硅中的擴(kuò)散速度高于O2 硅膜越厚所需時(shí)間越長 60 去除氮化硅和表面二氧化硅層 露出N型阱區(qū)域 上述中曝光技術(shù)光罩與基片的距離分為接觸式 接近式和投影式曝光三種 常用投影式又分為等比和微縮式 曝光會有清晰度和分辯率 所以考慮到所用光線及波長 基片表面平坦度 套刻精度 膨脹系數(shù)等 61 離子植入磷離子 5 所以出現(xiàn)多余電子 呈現(xiàn)負(fù)電荷狀態(tài) 電荷移動速度高于P型約0 25倍 以緩沖氫氟酸液去除二氧化硅層 62 在表面重新氧化生成二氧化硅層 LPCVD沉積氮化硅層 以光阻定出下一步的fieldoxide區(qū)域 63 在上述多晶硅層外圍 氧化二氧化硅層以作為保護(hù) 涂布光阻 以便利用光刻技術(shù)進(jìn)行下一步的工序 64 形成NMOS 以砷離子進(jìn)行植入形成源漏極 此工序在約1000 中完成 不能采用鋁柵極工藝 因鋁不能耐高溫 此工藝也稱為自對準(zhǔn)工藝 砷離子的植入也降低了多晶硅的電阻率 塊約為30歐姆 還采用在多晶硅上沉積高熔點(diǎn)金屬材料的硅化物 MoSi2 WSi2 TiSi2等 形成多層結(jié)構(gòu) 65 以類似的方法 形成PMOS 植入硼 3 離子 后序中的PSG或BPSG能很好的穩(wěn)定能動鈉離子 以保證MOS電壓穩(wěn)定 66 后序中的二氧化硅層皆是化學(xué)反應(yīng)沉積而成 其中加入PH3形成PSG phospho silicate glass 加入B2H6形成BPSG boro phospho silicate glass 以平坦表面 所謂PECVD plasmaenhancedCVD 在普通CVD反應(yīng)空間導(dǎo)入電漿 等離子 使氣體活化以降低反應(yīng)溫度 67 68 光刻技術(shù)定出孔洞 以濺射法或真空蒸發(fā)法 依次沉積鈦 氮化鈦 鋁 氮化鈦等多層金屬 其中還會考慮到鋁的表面氧化和氯化物的影響 由于鋁硅固相反應(yīng) 特別對淺的PN結(jié)難以形成漏電流 leakcurrent 小而穩(wěn)定的接觸 為此使用TiN等材料 以抑制鋁硅界面反應(yīng) 并有良好的歐姆 這種材料也稱為勢壘金屬 barriermetal 69 RIE刻蝕出布線格局 以類似的方法沉積第二層金屬 以二氧化硅絕緣層和介電層作為層間保護(hù)和平坦表面作用 70 為滿足歐姆接觸要求 布線工藝是在含有5 10 氫的氮?dú)庵?在400 500 溫度下熱處理15 30分鐘 也稱成形forming 以使鋁和硅合金化 最后還要定出PAD接觸窗 以便進(jìn)行bonding工作 上述形成的薄膜厚度的計(jì)算可采用光學(xué)衍射 傾斜研磨 四探針法等方法測得 71 72 2 典型P阱CMOS工藝的剖面圖 73 CMOSprocess p p p 74 Process Inverter p sub P diffusion N diffusion Polysilicon Metal Legendofeachlayer contact N well GND 低氧 場氧 p sub p 75 LayoutandCross SectionViewofInverter In 圖例 76 Process fieldoxide fieldoxide fieldoxide 77 3 SimplifiedCMOSProcessFlow Createn wellandactiveregions Growgateoxide thinoxide Depositandpatternpoly siliconlayer Implantsourceanddrainregions substratecontacts Createcontactwindows depositandpatternmetallayers 78 N well ActiveRegion GateOxide CrossSection n well 79 Poly siliconLayer 80 N andP Regions TopView Ohmiccontacts Cross Section 81 SiO2UponDevice ContactEtching TopView Cross Section 82 MetalLayer byMetalEvaporation TopView Cross Section 83 ACompleteCMOSInverter TopView Cross Section 84 SiO2 FET 85 Transistor Layout Diffusion 86 layers 87 ViaandContacts Diffusion Metal2 SiO2 SiO2 Polysilicon Metal DiffContact Metal PolyContact SiO2 Via Metal1 88 InverterExample Metal nDiffContact Metal PolyContact Via VDD GND VDD Metal2 Metal1 Metal nDiffContact GND 89 4 MOS電路版圖舉例 1 鋁柵CMOS電路版圖設(shè)計(jì)規(guī)則2 鋁柵 硅柵MOS器件的版圖3 鋁柵工藝CMOS版圖舉例4 硅柵工藝MOS電路版圖舉例5 P阱硅柵單層鋁布線CMOS集成電路的工藝過程6 CMOSIC版圖設(shè)計(jì)技巧7 CMOS反相器版圖流程 90 1 鋁柵CMOS電路版圖設(shè)計(jì)規(guī)則 91 該圖的說明a溝道長度3 bGS GD覆蓋 cp n 最小寬度3 dp n 最小間距3 ep阱與n 區(qū)間距2 f孔距擴(kuò)散區(qū)最小間距2 gAl覆蓋孔 孔2 3 或3 3 hAl柵跨越p 環(huán) iAl最小寬度4 jAl最小間距3 p Al 1 n 92 2 鋁柵 硅柵MOS器件的版圖 硅柵MOS器件 鋁柵MOS器件 93 Source Drain Photomask darkfield ClearGlass Chromium CrossSection 鋁柵MOS工藝掩膜版的說明 94 Gate Photomask darkfield ClearGlass Chromium CrossSection 95 Contacts Photomask darkfield ClearGlass Chromium CrossSection 96 MetalInterconnects Photomask lightfield Chromium ClearGlass CrossSection 97 硅柵硅柵MOS器件工藝的流程Process 1 刻有源區(qū) 正膠 98 Process 2 刻多晶硅與自對準(zhǔn)摻雜 Self AlignDoping 99 Process 3 刻接觸孔 反刻鋁 fieldoxide FOX metal polyinsulatorthinoxide 100 3 鋁柵工藝CMOS反相器版圖舉例 圖2為鋁柵CMOS反相器版圖示意圖 可見 為了防止寄生溝道以及p管 n管的相互影響 采用了保護(hù)環(huán)或隔離環(huán) 對n溝器件用p 環(huán)包圍起來 p溝器件用n 環(huán)隔離開 p n 環(huán)都以反偏形式接到地和電源上 消除兩種溝道間漏電的可能 101 版圖分解 刻P阱2 刻P 區(qū) 保護(hù)環(huán)3 刻n 區(qū) 保護(hù)帶4 刻柵 預(yù)刻接觸孔5 刻接觸孔6 刻Al7 刻純化孔 P 區(qū)保護(hù)環(huán) n 區(qū) 保護(hù)帶 102 版圖分解 1 刻P阱2 刻P 區(qū) 環(huán)3 刻n 區(qū)4 刻柵 預(yù)刻接觸孔5 刻接觸孔6 刻Al7 刻純化孔 103 版圖分解 1 刻P阱2 刻P 區(qū) 環(huán)3 刻n 區(qū)4 刻柵 預(yù)刻接觸孔5 刻接觸孔6 刻Al7 刻純化孔 104 4 硅柵MOS版圖舉例E ENMOS反相器 刻有源區(qū) 刻多晶硅柵 刻N(yùn)MOS管S D 刻接觸孔 反刻Al 圖5E ENMOS反相器版圖示意圖 105 106 制備耗盡型MOS管 在MOS集成電路中 有些設(shè)計(jì)需要采用耗盡型MOS管 這樣在MOS工藝過程中必須加一塊光刻掩膜版 其目的是使非耗盡型MOS管部分的光刻膠不易被刻蝕 然后通過離子注入和退火 再分布工藝 改變耗盡型MOS管區(qū)有源區(qū)的表面濃度 使MOS管不需要柵電壓就可以開啟工作 然后采用干氧 濕氧 干氧的方法進(jìn)行場氧制備 其目的是使除有源區(qū)部分之外的硅表面生長一層較厚的SiO2層 防止寄生MOS管的形成 107 108 8 109 硅柵P阱CMOS反相器版圖設(shè)計(jì)舉例 110 111 112 113 114 刻PMOS管S D 刻N(yùn)MOS管S D D D S S 115 116 117 5 P阱硅柵單層鋁布線CMOS的工藝過程 下面以光刻掩膜版為基準(zhǔn) 先描述一個(gè)P阱硅柵單層鋁布線CMOS集成電路的工藝過程的主要步驟 用以說明如何在CMOS工藝線上制造CMOS集成電路 見教材第7 9頁 圖1 12 118 CMOS集成電路工藝 以P阱硅柵CMOS為例 1 光刻I 阱區(qū)光刻 刻出阱區(qū)注入孔 119 2 阱區(qū)注入及推進(jìn) 形成阱區(qū) 120 3 去除SiO2 長薄氧 長Si3N4 121 4 光II 有源區(qū)光刻 刻出PMOS管 NMOS管的源 柵和漏區(qū) 122 5 光III N管場區(qū)光刻 N管場區(qū)注入孔 以提高場開啟 減少閂鎖效應(yīng)及改善阱的接觸 123 6 長場氧 漂去SiO2及Si3N4 然后長柵氧 124 7 光 p管場區(qū)光刻 用光I的負(fù)版 p管場區(qū)注入 調(diào)節(jié)PMOS管的開啟電壓 然后生長多晶硅 125 8 光 多晶硅光刻 形成多晶硅柵及多晶硅電阻 126 9 光 I P 區(qū)光刻 刻去P管上的膠 P 區(qū)注入 形成PMOS管的源 漏區(qū)及P 保護(hù)環(huán) 圖中沒畫出P 保護(hù)環(huán) 127 10 光 N管場區(qū)光刻 刻去N管上的膠 N管場區(qū)注入 形成NMOS的源 漏區(qū)及N 保護(hù)環(huán) 圖中沒畫出 128 11 長PSG 磷硅玻璃 129 12 光刻 引線孔光刻 130 13 光刻 引線孔光刻 反刻Al 131 8 7RS觸發(fā)器p 154 特性表實(shí)際上是一種特殊的真值表 它對觸發(fā)器的描述十分具體 這種真值表的輸入變量 自變量 除了數(shù)據(jù)輸入外 還有觸發(fā)器的初態(tài) 而輸出變量 因變量 則是觸發(fā)器的次態(tài) 特性方程是從特性表歸納出來的 比較簡潔 狀態(tài)轉(zhuǎn)換圖這種描述方法則很直觀 132 133 圖例 實(shí)線 擴(kuò)散區(qū) 虛線 鋁 陰影線 多晶硅 黑方塊 引線孔 N阱 134 6 CMOSIC版圖設(shè)計(jì)技巧1 布局要合理 1 引出端分布是否便于使用或與其他相關(guān)電路兼容 是否符合管殼引出線排列要求 2 特殊要求的單元是否安排合理 如p阱與p管漏源p 區(qū)離遠(yuǎn)一些 使 pnp 抑制Latch up 尤其是輸出級更應(yīng)注意 3 布局是否緊湊 以節(jié)約芯片面積 一般盡可能將各單元設(shè)計(jì)成方形 4 考慮到熱場對器件工作的影響 應(yīng)注意電路溫度分布是否合理 135 2 單元配置恰當(dāng) 1 芯片面積降低10 管芯成品率 圓片可提高15 20 2 多用并聯(lián)形式 如或非門 少用串聯(lián)形式 如與非門 3 大跨導(dǎo)管采用梳狀或馬蹄形 小跨導(dǎo)管采用條狀圖形 使圖形排列盡可能規(guī)整 136 3 布線合理布線面積往往為其電路元器件總面積的幾倍 在多層布線中尤為突出 擴(kuò)散條 多晶硅互連多為垂直方向 金屬連線為水平方向 電源地線采用金屬線 與其他金屬線平行 長連線選用金屬 多晶硅穿過Al線下面時(shí) 長度盡可能短 以降低寄生電容 注意VDD VSS布線 連線要有適當(dāng)?shù)膶挾?容易引起 串?dāng)_ 的布線 主要為傳送不同信號的連線 一定要遠(yuǎn)離 不可靠攏平行排列 137 4 CMOS電路版圖設(shè)計(jì)對布線和接觸孔的特殊要求 1 為抑制Latchup 要特別注意合理布置電源接觸孔和VDD引線 減小橫向電流密度和橫向電阻RS RW 采用接襯底的環(huán)行VDD布線 增多VDD VSS接觸孔 加大接觸面積 增加連線牢固性 對每一個(gè)VDD孔 在相鄰阱中配以對應(yīng)的VSS接觸孔 以增加并行電流通路 盡量使VDD VSS接觸孔的長邊相互平行 接VDD的孔盡可能離阱近一些 接VSS的孔盡可能安排在阱的所有邊上 P阱 138 2 盡量不要使多晶硅位于p 區(qū)域上多晶硅大多用n 摻雜 以獲得較低的電阻率 若多晶硅位于p 區(qū)域 在進(jìn)行p 摻雜時(shí)多晶硅已存在 同時(shí)對其也進(jìn)行了摻雜 導(dǎo)致雜質(zhì)補(bǔ)償 使 多晶硅 3 金屬間距應(yīng)留得較大一些 3 或4 因?yàn)?金屬對光得反射能力強(qiáng) 使得光刻時(shí)難以精確分辨金屬邊緣 應(yīng)適當(dāng)留以裕量 139 5 雙層金屬布線時(shí)的優(yōu)化方案 1 全局電源線 地線和時(shí)鐘線用第二層金屬線 2 電源支線和信號線用第一層金屬線 兩層金屬之間用通孔連接 3 盡可能使兩層金屬互相垂直 減小交疊部分得面積 140 7 CMOS反相器版圖流程 141 Nwell Pwell CMOS反相器版圖流程 1 1 阱 做N阱和P阱封閉圖形 窗口注入形成P管和N管的襯底 142 Ndiffusion CMOS反相器版圖流程 2 2 有源區(qū) 做晶體管的區(qū)域 G D S B區(qū) 封閉圖形處是氮化硅掩蔽層 該處不會長場氧化層 143 Pdiffusion CMOS反相器版圖流程 2 2 有源區(qū) 做晶體管的區(qū)域 G D S B區(qū) 封閉圖形處是氮化硅掩蔽層 該處不會長場氧化層 144 Polygate CMOS反相器版圖流程 3 3 多晶硅 做硅柵和多晶硅連線 封閉圖形處 保留多晶硅 145 N implant CMOS反相器版圖流程 4 4 有源區(qū)注入 P N 區(qū) select 146 P implant CMOS反相器版圖流程 4 4 有源區(qū)注入 P N 區(qū) select 147 contact CMOS反相器版圖流程 5 5 接觸孔 多晶硅 注入?yún)^(qū)和金屬線1接觸端子 148 Me