數(shù)字IC設(shè)計(jì)工程師筆試面試經(jīng)典100題(大部分有答案)

1：什么是同步邏輯和異步邏輯？（漢王）：什么是同步邏輯和異步邏輯？（漢王） 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。 同步時(shí)序邏輯電路的特點(diǎn)：各觸發(fā)器的時(shí)鐘端全部連接在一起，并接在系統(tǒng)時(shí)鐘端，只 有當(dāng)時(shí)鐘脈沖到來(lái)時(shí)， 電路的狀態(tài)才能改變。 改變后的狀態(tài)將一直保持到下一個(gè)時(shí)鐘脈沖的 到來(lái)，此時(shí)無(wú)論外部輸入 x 有無(wú)變化，狀態(tài)表中的每個(gè)狀態(tài)都是穩(wěn)定的。 異步時(shí)序邏輯電路的特點(diǎn)：電路中除可以使用帶時(shí)鐘的觸發(fā)器外，還可以使用不帶時(shí) 鐘的觸發(fā)器和延遲元件作為存儲(chǔ)元件， 電路中沒(méi)有統(tǒng)一的時(shí)鐘， 電路狀態(tài)的改變由外部輸入 的變化直接引起。 2：同步電路和異步電路的區(qū)別：同步電路和異步電路的區(qū)別： 同步電路： 存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源， 因而所有觸發(fā) 器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。 異步電路：電路沒(méi)有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，只有這 些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。 3：時(shí)序設(shè)計(jì)的實(shí)質(zhì)：時(shí)序設(shè)計(jì)的實(shí)質(zhì)： 時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿足每一個(gè)觸發(fā)器的建立/保持時(shí)間的要求。 4：建立時(shí)間與保持時(shí)間的概念？：建立時(shí)間與保持時(shí)間的概念？ 建立時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來(lái)之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時(shí)間。 保持時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來(lái)之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時(shí)間。 5：為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間？：為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間？ 因?yàn)橛|發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時(shí)間的， 如果不滿足建立和保持時(shí)間， 觸發(fā)器 將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在 0 和 1 之間變化，這時(shí)需要經(jīng)過(guò) 一個(gè)恢復(fù)時(shí)間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用 兩級(jí)觸發(fā)器來(lái)同步異步輸入信號(hào)。 這樣做可以防止由于異步輸入信號(hào)對(duì)于本級(jí)時(shí)鐘可能不滿 足建立保持時(shí)間而使本級(jí)觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。 （比較容易理解的方式）換個(gè)方式理解：需要建立時(shí)間是因?yàn)橛|發(fā)器的 D 端像一個(gè)鎖 存器在接受數(shù)據(jù)， 為了穩(wěn)定的設(shè)置前級(jí)門(mén)的狀態(tài)需要一段穩(wěn)定時(shí)間； 需要保持時(shí)間是因?yàn)樵?時(shí)鐘沿到來(lái)之后，觸發(fā)器要通過(guò)反饋來(lái)鎖存狀態(tài)，從后級(jí)門(mén)傳到前級(jí)門(mén)需要時(shí)間。 6：什么是亞穩(wěn)態(tài)？為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？：什么是亞穩(wěn)態(tài)？為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？ 這也是一個(gè)異步電路同步化的問(wèn)題。亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定的時(shí)間段內(nèi)到 達(dá)一個(gè)可以確認(rèn)的狀態(tài)。使用兩級(jí)觸發(fā)器來(lái)使異步電路同步化的電路其實(shí)叫做一位同步器， 他只能用來(lái)對(duì)一位異步信號(hào)進(jìn)行同步。 兩級(jí)觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理： 假設(shè)第一級(jí)觸 發(fā)器的輸入不滿足其建立保持時(shí)間， 它在第一個(gè)脈沖沿到來(lái)后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)， 那么 在下一個(gè)脈沖沿到來(lái)之前， 其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來(lái)， 而且穩(wěn)定 的數(shù)據(jù)必須滿足第二級(jí)觸發(fā)器的建立時(shí)間，如果都滿足了，在下一個(gè)脈沖沿到來(lái)時(shí)，第二級(jí) 觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说臄?shù)據(jù)滿足其建立保持時(shí)間。同步器有效的條件：同步器有效的條件： 第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時(shí)間第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時(shí)間 + 第二級(jí)觸發(fā)器的建立時(shí)間第二級(jí)觸發(fā)器的建立時(shí)間 = 時(shí)鐘周期時(shí)鐘周期。 更確切地說(shuō)， 輸入脈沖寬度必須大于同步時(shí)鐘周期與第一級(jí)觸發(fā)器所需的保持時(shí)間之和。 最 保險(xiǎn)的脈沖寬度是兩倍同步時(shí)鐘周期。 所以，這樣的同步電路對(duì)于從較慢的時(shí)鐘域來(lái)的異 步信號(hào)進(jìn)入較快的時(shí)鐘域比較有效，對(duì)于進(jìn)入一個(gè)較慢的時(shí)鐘域，則沒(méi)有作用 。 7：系統(tǒng)最高速度計(jì)算（最快時(shí)鐘頻率）和流水線設(shè)計(jì)思想：系統(tǒng)最高速度計(jì)算（最快時(shí)鐘頻率）和流水線設(shè)計(jì)思想： 同步電路的速度是指同步系統(tǒng)時(shí)鐘的速度，同步時(shí)鐘愈快，電路處理數(shù)據(jù)的時(shí)間間隔 越短，電路在單位時(shí)間內(nèi)處理的數(shù)據(jù)量就愈大。假設(shè) Tco 是觸發(fā)器的輸入數(shù)據(jù)被時(shí)鐘打入 到觸發(fā)器到數(shù)據(jù)到達(dá)觸發(fā)器輸出端的延時(shí)時(shí)間(Tco=Tsetpup+Thold)； Tdelay 是組合邏輯的 延時(shí)；Tsetup 是觸發(fā)器的建立時(shí)間。假設(shè)數(shù)據(jù)已被時(shí)鐘打入 D 觸發(fā)器，那么數(shù)據(jù)到達(dá)第 一個(gè)觸發(fā)器的輸出端需要的延時(shí)時(shí)間是 Tco，經(jīng)過(guò)組合邏輯的延時(shí)時(shí)間為 Tdelay，然后 到達(dá)第二個(gè)觸發(fā)器的端， 要希望時(shí)鐘能在第二個(gè)觸發(fā)器再次被穩(wěn)定地打入觸發(fā)器， 則時(shí)鐘 的延遲必須大于 TcoTdelayTsetup，也就是說(shuō)最小的時(shí)鐘周期 Tmin =TcoTdelay Tsetup，即最快的時(shí)鐘頻率 Fmax =1/Tmin。FPGA 開(kāi)發(fā)軟件也是通過(guò)這種方法來(lái)計(jì)算系統(tǒng) 最高運(yùn)行速度 Fmax。因?yàn)?Tco 和 Tsetup 是由具體的器件工藝決定的，故設(shè)計(jì)電路時(shí)只能 改變組合邏輯的延遲時(shí)間 Tdelay，所以說(shuō)縮短觸發(fā)器間組合邏輯的延時(shí)時(shí)間是提高同步電 路速度的關(guān)鍵所在。由于一般同步電路都大于一級(jí)鎖存，而要使電路穩(wěn)定工作，時(shí)鐘周期必 須滿足最大延時(shí)要求。故只有縮短最長(zhǎng)延時(shí)路徑，才能提高電路的工作頻率。可以將較大的 組合邏輯分解為較小的 N 塊， 通過(guò)適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯， 然后在中間插入觸發(fā)器， 并和原觸發(fā)器使用相同的時(shí)鐘， 就可以避免在兩個(gè)觸發(fā)器之間出現(xiàn)過(guò)大的延時(shí)， 消除速度瓶 頸，這樣可以提高電路的工作頻率。這就是所謂流水線技術(shù)的基本設(shè)計(jì)思想，即原設(shè)計(jì)速 度受限部分用一個(gè)時(shí)鐘周期實(shí)現(xiàn)， 采用流水線技術(shù)插入觸發(fā)器后， 可用 N 個(gè)時(shí)鐘周期實(shí)現(xiàn)， 因此系統(tǒng)的工作速度可以加快， 吞吐量加大。 注意， 流水線設(shè)計(jì)會(huì)在原數(shù)據(jù)通路上加入延時(shí)， 另外硬件面積也會(huì)稍有增加。 8：時(shí)序約束的概念和基本策略？：時(shí)序約束的概念和基本策略？ 時(shí)序約束主要包括周期約束，偏移約束，靜態(tài)時(shí)序路徑約束三種。通過(guò)附加時(shí)序約束可 以綜合布線工具調(diào)整映射和布局布線，使設(shè)計(jì)達(dá)到時(shí)序要求。 附加時(shí)序約束的一般策略是先附加全局約束， 然后對(duì)快速和慢速例外路徑附加專(zhuān)門(mén)約束。 附加全局約束時(shí)，首先定義設(shè)計(jì)的所有時(shí)鐘，對(duì)各時(shí)鐘域內(nèi)的同步元件進(jìn)行分組，對(duì)分組附 加周期約束，然后對(duì) FPGA/CPLD 輸入輸出 PAD 附加偏移約束、對(duì)全組合邏輯的 PAD TO PAD 路徑附加約束。附加專(zhuān)門(mén)約束時(shí)，首先約束分組之間的路徑，然后約束快、慢速例外 路徑和多周期路徑，以及其他特殊路徑。 9：附加約束的作用？：附加約束的作用？ 1：提高設(shè)計(jì)的工作頻率（減少了邏輯和布線延時(shí)）；2：獲得正確的時(shí)序分析報(bào)告； （靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)， 因此要求設(shè)計(jì)者正確輸 入約束，以便靜態(tài)時(shí)序分析工具可以正確的輸出時(shí)序報(bào)告）3：指定 FPGA/CPLD 的電氣標(biāo) 準(zhǔn)和引腳位置。 10：FPGA 設(shè)計(jì)工程師努力的方向：設(shè)計(jì)工程師努力的方向： SOPC，高速串行 I/O，低功耗，可靠性，可測(cè)試性和設(shè)計(jì)驗(yàn)證流程的優(yōu)化等方面。 隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA 設(shè)計(jì)也朝著高速、高度集成、低 功耗、高可靠性、高可測(cè)、可驗(yàn)證性發(fā)展。芯片可測(cè)、可驗(yàn)證，正在成為復(fù)雜設(shè)計(jì)所必備的 條件，盡量在上板之前查出 bug，將發(fā)現(xiàn) bug 的時(shí)間提前，這也是一些公司花大力氣設(shè)計(jì) 仿真平臺(tái)的原因。另外隨著單板功能的提高、成本的壓力，低功耗也逐漸進(jìn)入 FPGA 設(shè)計(jì) 者的考慮范圍，完成相同的功能下，考慮如何能夠使芯片的功耗最低，據(jù)說(shuō) altera、xilinx 都在根據(jù)自己的芯片特點(diǎn)整理如何降低功耗的文檔。高速串行 IO 的應(yīng)用，也豐富了 FPGA 的應(yīng)用范圍，象 xilinx 的 v2pro 中的高速鏈路也逐漸被應(yīng)用。 11：對(duì)于多位的異步信號(hào)如何進(jìn)行同步？：對(duì)于多位的異步信號(hào)如何進(jìn)行同步？ 對(duì)以一位的異步信號(hào)可以使用一位同步器進(jìn)行同步（使用兩級(jí)觸發(fā)器），而對(duì)于多位 的異步信號(hào)，可以采用如下方法：1：可以采用保持寄存器加握手信號(hào)的方法（多數(shù)據(jù)，控 制，地址）；2：特殊的具體應(yīng)用電路結(jié)構(gòu),根據(jù)應(yīng)用的不同而不同；3：異步 FIFO。（最常 用的緩存單元是 DPRAM） 12：FPGA 和和 CPLD 的區(qū)別？的區(qū)別？ CPLD FPGA 內(nèi)部結(jié)構(gòu) Product term（基于乘積項(xiàng)） Look up Table（基于查找表） 程序存儲(chǔ) 內(nèi)部 EEPROM/FLASH SRAM，外掛 EEPROM 資源類(lèi)型 組合邏輯資源豐富 時(shí)序邏輯資源豐富 集成度 低 高 使用場(chǎng)合 完成控制邏輯 能完成比較復(fù)雜的算法 速度 慢 快 ？ 其他資源 PLL、RAM 和乘法器等 保密性 可加密 一般不能保密 13：鎖存器（：鎖存器（latch）和觸發(fā)器（）和觸發(fā)器（flip-flop）區(qū)別？）區(qū)別？ 電平敏感的存儲(chǔ)器件稱為鎖存器?？煞譃楦唠娖芥i存器和低電平鎖存器，用于不同時(shí) 鐘之間的信號(hào)同步。 有交叉耦合的門(mén)構(gòu)成的雙穩(wěn)態(tài)的存儲(chǔ)原件稱為觸發(fā)器。分為上升沿觸發(fā)和下降沿觸發(fā)。 可以認(rèn)為是兩個(gè)不同電平敏感的鎖存器串連而成。前一個(gè)鎖存器決定了觸發(fā)器的建立時(shí)間， 后一個(gè)鎖存器則決定了保持時(shí)間。 14：FPGA 芯片內(nèi)有哪兩種存儲(chǔ)器資源？芯片內(nèi)有哪兩種存儲(chǔ)器資源？ FPGA 芯片內(nèi)有兩種存儲(chǔ)器資源： 一種叫 BLOCK RAM,另一種是由 LUT 配置成的內(nèi)部 存儲(chǔ)器（也就是分布式 RAM）。BLOCK RAM 由一定數(shù)量固定大小的存儲(chǔ)塊構(gòu)成的，使用 BLOCK RAM 資源不占用額外的邏輯資源，并且速度快。但是使用的時(shí)候消耗的 BLOCK RAM 資源是其塊大小的整數(shù)倍。 15：什么是時(shí)鐘抖動(dòng)？：什么是時(shí)鐘抖動(dòng)？ 時(shí)鐘抖動(dòng)是指芯片的某一個(gè)給定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)性變化，也就是說(shuō)時(shí)鐘周期在 不同的周期上可能加長(zhǎng)或縮短。它是一個(gè)平均值為 0 的平均變量。 16：FPGA 設(shè)計(jì)中對(duì)時(shí)鐘的使用？（例如分頻等）設(shè)計(jì)中對(duì)時(shí)鐘的使用？（例如分頻等） FPGA 芯片有固定的時(shí)鐘路由，這些路由能有減少時(shí)鐘抖動(dòng)和偏差。需要對(duì)時(shí)鐘進(jìn)行 相位移動(dòng)或變頻的時(shí)候， 一般不允許對(duì)時(shí)鐘進(jìn)行邏輯操作， 這樣不僅會(huì)增加時(shí)鐘的偏差和抖 動(dòng)， 還會(huì)使時(shí)鐘帶上毛刺。 一般的處理方法是采用 FPGA 芯片自帶的時(shí)鐘管理器如 PLL,DLL 或 DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器的 D 輸入（這些也是對(duì)時(shí)鐘邏輯操作的替代方案）。 17：FPGA 設(shè)計(jì)中如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？設(shè)計(jì)中如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？ 首先說(shuō)說(shuō)異步電路的延時(shí)實(shí)現(xiàn)： 異步電路一半是通過(guò)加 buffer、 兩級(jí)與非門(mén)等來(lái)實(shí)現(xiàn)延 時(shí)（我還沒(méi)用過(guò)所以也不是很清楚），但這是不適合同步電路實(shí)現(xiàn)延時(shí)的。在同步電路中， 對(duì)于比較大的和特殊要求的延時(shí)，一半通過(guò)高速時(shí)鐘產(chǎn)生計(jì)數(shù)器，通過(guò)計(jì)數(shù)器來(lái)控制延時(shí)； 對(duì)于比較小的延時(shí)，可以通過(guò)觸發(fā)器打一拍，不過(guò)這樣只能延遲一個(gè)時(shí)鐘周期。 18：FPGA 中可以綜合實(shí)現(xiàn)為中可以綜合實(shí)現(xiàn)為 RAM/ROM/CAM 的三種資源及其注意事項(xiàng)？的三種資源及其注意事項(xiàng)？ 三種資源：BLOCK RAM，觸發(fā)器（FF），查找表（LUT）； 注意事項(xiàng)： 1：在生成 RAM 等存儲(chǔ)單元時(shí)，應(yīng)該首選 BLOCK RAM 資源；其原因有二：第一：使用 BLOCK RAM 等資源， 可以節(jié)約更多的 FF 和 4-LUT 等底層可編程單元。 使用 BLOCK RAM 可以說(shuō)是不用白不用， 是最大程度發(fā)揮器件效能， 節(jié)約成本的一種體現(xiàn)； 第二： BLOCK RAM 是一種可以配置的硬件結(jié)構(gòu)， 其可靠性和速度與用 LUT 和 REGISTER 構(gòu)建的存儲(chǔ)器更有優(yōu) 勢(shì)。 2：弄清 FPGA 的硬件結(jié)構(gòu)，合理使用 BLOCK RAM 資源； 3：分析 BLOCK RAM 容量，高效使用 BLOCK RAM 資源； 4：分布式 RAM 資源（DISTRIBUTE RAM） 19：Xilinx 中與全局時(shí)鐘資源和中與全局時(shí)鐘資源和 DLL 相關(guān)的硬件原語(yǔ)：相關(guān)的硬件原語(yǔ)： 常用的與全局時(shí)鐘資源相關(guān)的 Xilinx 器件原語(yǔ)包括： IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM 等。 關(guān)于各個(gè)器件 原語(yǔ)的解釋可以參考FPGA 設(shè)計(jì)指導(dǎo)準(zhǔn)則p50 部分。 20：HDL 語(yǔ)言的層次概念？語(yǔ)言的層次概念？ HDL 語(yǔ)言是分層次的、類(lèi)型的，最常用的層次概念有系統(tǒng)與標(biāo)準(zhǔn)級(jí)、功能模塊級(jí)，行 為級(jí)，寄存器傳輸級(jí)和門(mén)級(jí)。 系統(tǒng)級(jí)，算法級(jí)，RTL 級(jí)(行為級(jí))，門(mén)級(jí)，開(kāi)關(guān)級(jí) 21：查找表的原理與結(jié)構(gòu)？：查找表的原理與結(jié)構(gòu)？ 查找表（look-up-table）簡(jiǎn)稱為 LUT，LUT 本質(zhì)上就是一個(gè) RAM。目前 FPGA 中多使 用 4 輸入的 LUT，所以每一個(gè) LUT 可以看成一個(gè)有 4 位地址線的 16x1 的 RAM。 當(dāng)用戶 通過(guò)原理圖或 HDL 語(yǔ)言描述了一個(gè)邏輯電路以后，PLD/FPGA 開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電 路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入 RAM,這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于 輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可 22：IC 設(shè)計(jì)前端到后端的流程和設(shè)計(jì)前端到后端的流程和 EDA 工具？工具？ 設(shè)計(jì)前端也稱邏輯設(shè)計(jì)，后端設(shè)計(jì)也稱物理設(shè)計(jì)，兩者并沒(méi)有嚴(yán)格的界限，一般涉及 到與工藝有關(guān)的設(shè)計(jì)就是后端設(shè)計(jì)。 1：規(guī)格制定：客戶向芯片設(shè)計(jì)公司提出設(shè)計(jì)要求。 2：詳細(xì)設(shè)計(jì)：芯片設(shè)計(jì)公司（Fabless）根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計(jì)解決方 案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。目前架構(gòu)的驗(yàn)證一般基于 systemC 語(yǔ)言，對(duì)價(jià) 后模型的仿真可以使用 systemC 的仿真工具。例如：CoCentric 和 Visual Elite 等。 3：HDL 編碼：設(shè)計(jì)輸入工具：ultra ，visual VHDL 等 4：仿真驗(yàn)證：modelsim 5：邏輯綜合：synplify 6：靜態(tài)時(shí)序分析：synopsys 的 Prime Time 7：形式驗(yàn)證：Synopsys 的 Formality. 23：寄生效應(yīng)在：寄生效應(yīng)在 IC 設(shè)計(jì)中怎樣加以克服和利用（這是我的理解，原題好像是說(shuō)，設(shè)計(jì)中怎樣加以克服和利用（這是我的理解，原題好像是說(shuō)，IC 設(shè)計(jì)過(guò)設(shè)計(jì)過(guò) 程中將寄生效應(yīng)的怎樣反饋影響設(shè)計(jì)師的設(shè)計(jì)方案）？程中將寄生效應(yīng)的怎樣反饋影響設(shè)計(jì)師的設(shè)計(jì)方案）？ 所謂寄生效應(yīng)就是那些溜進(jìn)你的 PCB 并在電路中大施破壞、令人頭痛、原因不明的小 故障。 它們就是滲入高速電路中隱藏的寄生電容和寄生電感。 其中包括由封裝引腳和印制線 過(guò)長(zhǎng)形成的寄生電感；焊盤(pán)到地、焊盤(pán)到電源平面和焊盤(pán)到印制線之間形成的寄生電容；通 孔之間的相互影響，以及許多其它可能的寄生效應(yīng)。 理想狀態(tài)下，導(dǎo)線是沒(méi)有電阻，電容和電感的。而在實(shí)際中，導(dǎo)線用到了金屬銅，它有 一定的電阻率，如果導(dǎo)線足夠長(zhǎng)，積累的電阻也相當(dāng)可觀。兩條平行的導(dǎo)線，如果互相之間 有電壓差異，就相當(dāng)于形成了一個(gè)平行板電容器（你想象一下）。通電的導(dǎo)線周?chē)鷷?huì)形成磁 場(chǎng)（特別是電流變化時(shí)），磁場(chǎng)會(huì)產(chǎn)生感生電場(chǎng)，會(huì)對(duì)電子的移動(dòng)產(chǎn)生影響，可以說(shuō)每條實(shí) 際的導(dǎo)線包括元器件的管腳都會(huì)產(chǎn)生感生電動(dòng)勢(shì)，這也就是寄生電感。 在直流或者低頻情況下，這種寄生效應(yīng)看不太出來(lái)。而在交流特別是高頻交流條件下， 影響就非常巨大了。根據(jù)復(fù)阻抗公式，電容、電感會(huì)在交流情況下會(huì)對(duì)電流的移動(dòng)產(chǎn)生巨大 阻礙，也就可以折算成阻抗。這種寄生效應(yīng)很難克服，也難摸到。只能通過(guò)優(yōu)化線路，盡量 使用管腳短的 SMT 元器件來(lái)減少其影響，要完全消除是不可能的。 24：用：用 flip-flop 和和 logic-gate 設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè) 1 位加法器，輸入位加法器，輸入 carryin 和和 current-stage，輸，輸 出出 carryout 和和 next-stage？ carryout=carryin*current-stage；與門(mén) next-stage=carryin*current-stage+carryin*current-stage; 與門(mén)， 非門(mén)， 或門(mén) （或者異或門(mén)） module(clk,current-stage,carryin,next-stage,carryout); input clk, current-stage,carryin; output next-stage,carryout; always(posedge clk) carryout=carryin nextstage= 25：設(shè)計(jì)一個(gè)自動(dòng)飲料售賣(mài)機(jī)，飲料：設(shè)計(jì)一個(gè)自動(dòng)飲料售賣(mài)機(jī)，飲料 10 分錢(qián)，硬幣有分錢(qián)，硬幣有 5 分和分和 10 分兩種，并考慮找零，分兩種，并考慮找零， 1.畫(huà)出畫(huà)出 fsm（有限狀態(tài)機(jī)）（有限狀態(tài)機(jī)） 2.用用 verilog 編程，語(yǔ)法要符合編程，語(yǔ)法要符合 FPGA 設(shè)計(jì)的要求設(shè)計(jì)的要求 3.設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程？設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程？ 設(shè)計(jì)過(guò)程： 1、首先確定輸入輸出，A=1 表示投入 10 分，B=1 表示投入 5 分，Y=1 表示彈出飲料，Z=1 表示找零。 2、確定電路的狀態(tài)，S0 表示沒(méi)有進(jìn)行投幣，S1 表示已經(jīng)有 5 分硬幣。 3、畫(huà)出狀態(tài)轉(zhuǎn)移圖。 module sell(clk,rst,a,b,y,z); input clk,rst,a,b; output y,z; parameter s0=0,s1=1; reg state,next_state; always(posedge clk) begin if(!rst) state=s0; else state=next_state; end always(a or b or cstate) begin y=0;z=0; case(state) s0: if(a=1 else if(a=0 y=1; end else next_state=s0; s1: if(a=1y=1; end else if(a=0 y=1;z=1; end else next_state=s0; default: next_state=s0; endcase end endmodule 擴(kuò)展：設(shè)計(jì)一個(gè)自動(dòng)售飲料機(jī)的邏輯電路。它的投幣口每次只能投入一枚五角或一元的硬擴(kuò)展：設(shè)計(jì)一個(gè)自動(dòng)售飲料機(jī)的邏輯電路。它的投幣口每次只能投入一枚五角或一元的硬 幣。投入一元五角硬幣后給出飲料；投入兩元硬幣時(shí)給出飲料并找回五角。幣。投入一元五角硬幣后給出飲料；投入兩元硬幣時(shí)給出飲料并找回五角。 1、 確定輸入輸出， 投入一元硬幣 A=1， 投入五角硬幣 B=1， 給出飲料 Y=1， 找回五角 Z=1； 2、 確定電路的狀態(tài)數(shù)，投幣前初始狀態(tài)為 S0，投入五角硬幣為 S1，投入一元硬幣為 S2。 畫(huà)出轉(zhuǎn)該轉(zhuǎn)移圖，根據(jù)狀態(tài)轉(zhuǎn)移圖可以寫(xiě)成 Verilog 代碼。 26：什么是：什么是線與線與邏輯邏輯,要實(shí)現(xiàn)它要實(shí)現(xiàn)它,在硬件特性上有什么具體要求在硬件特性上有什么具體要求? 線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上,要用 oc 門(mén)來(lái)實(shí)現(xiàn),由于不 用 oc 門(mén)可能使灌電流過(guò)大,而燒壞邏輯門(mén). 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。 oc 門(mén)就是集 電極開(kāi)路門(mén)。od 門(mén)是漏極開(kāi)路門(mén)。 27：什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象：什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷怎樣判斷?如何消除如何消除? 在組合電路中，某一輸入變量經(jīng)過(guò)不同途徑傳輸后，到達(dá)電路中某一匯合點(diǎn)的時(shí)間有 先有后，這種現(xiàn)象稱競(jìng)爭(zhēng)；由于競(jìng)爭(zhēng)而使電路輸出發(fā)生瞬時(shí)錯(cuò)誤的現(xiàn)象叫做冒險(xiǎn)。 （也就是 由于競(jìng)爭(zhēng)產(chǎn)生的毛刺叫做冒險(xiǎn)）。 判斷方法：代數(shù)法（如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象）；卡諾圖：有 兩個(gè)相切的卡諾圈并且相切處沒(méi)有被其他卡諾圈包圍，就有可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)；實(shí)驗(yàn)法：示 波器觀測(cè)； 解決方法：1：加濾波電容，消除毛刺的影響；2：加選通信號(hào)，避開(kāi)毛刺；3：增加冗余項(xiàng) 消除邏輯冒險(xiǎn)。 門(mén)電路兩個(gè)輸入信號(hào)同時(shí)向相反的邏輯電平跳變稱為競(jìng)爭(zhēng)； 由于競(jìng)爭(zhēng)而在電路的輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象稱為競(jìng)爭(zhēng)冒險(xiǎn)。 如果邏輯函數(shù)在一定條件下可以化簡(jiǎn)成 Y=A+A或 Y=AA則可以判斷存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象 （只 是一個(gè)變量變化的情況）。 消除方法，接入濾波電容，引入選通脈沖，增加冗余邏輯 28：你知道那些常用邏輯電平：你知道那些常用邏輯電平?TTL 與與 COMS 電平可以直接互連嗎？電平可以直接互連嗎？ 常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL （Pseudo/Positive Emitter Coupled Logic） 、 LVDS （Low Voltage Differential Signaling） 、 GTL （Gunning Transceiver Logic） 、 BTL （Backplane Transceiver Logic） 、 ETL （enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485 （12V，5V，3.3V）； 也有一種答案是：常用邏輯電平：12V，5V，3.3V。 TTL 和 CMOS 不可以直接互連，由于 TTL 是在 0.3-3.6V 之間，而 CMOS 則是有在 12V 的有在 5V 的。 CMOS 輸出接到 TTL 是可以直接互連。 TTL 接到 CMOS 需要在輸出端口加 一上拉電阻接到 5V 或者 12V。 用 CMOS 可直接驅(qū)動(dòng) TTL;加上拉電阻后,TTL 可驅(qū)動(dòng) CMOS. 上拉電阻上拉電阻用途用途： 1、當(dāng) TTL 電路驅(qū)動(dòng) COMS 電路時(shí)，如果 TTL 電路輸出的高電平低于 COMS 電路的最低 高電平 （一般為 3.5V） ， 這時(shí)就需要在 TTL 的輸出端接上拉電阻， 以提高輸出高電平的值。 2、OC 門(mén)電路必須加上拉電阻，以提高輸出的高電平值。 3、為加大輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻。 4、在 COMS 芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn) 生降低輸入阻抗，提供泄荷通路。 5、芯片的管腳加上拉電阻來(lái)提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾 能力。 6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。 7、長(zhǎng)線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反 射波干擾。 上拉電阻阻值的選擇原則包括上拉電阻阻值的選擇原則包括: 1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。 2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠小；電阻小，電流大。 3、對(duì)于高速電路，過(guò)大的上拉電阻可能邊沿變平緩。綜合考慮以上三點(diǎn),通常在 1k 到 10k 之間選取。對(duì)下拉電阻也有類(lèi)似道理。 OC 門(mén)電路必須加上拉電阻，以提高輸出的高電平值。 OC 門(mén)電路要輸出1時(shí)才需要加上拉電阻不加根本就沒(méi)有高電平 在有時(shí)我們用 OC 門(mén)作驅(qū)動(dòng)（例如控制一個(gè) LED）灌電流工作時(shí)就可以不加上拉電阻 總之加上拉電阻能夠提高驅(qū)動(dòng)能力。 29：IC 設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別？ 同步復(fù)位在時(shí)鐘沿變化時(shí)， 完成復(fù)位動(dòng)作。 異步復(fù)位不管時(shí)鐘， 只要復(fù)位信號(hào)滿足條件， 就完成復(fù)位動(dòng)作。 異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高， 不能有毛刺， 如果其與時(shí)鐘關(guān)系不確定， 也可能出現(xiàn)亞穩(wěn)態(tài)。 30：MOORE 與與 MEELEY 狀態(tài)機(jī)的特征？狀態(tài)機(jī)的特征？ Moore 狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān), 且只在時(shí)鐘邊沿到來(lái)時(shí)才會(huì)有狀態(tài)變化。 Mealy 狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān), 而且與當(dāng)前輸入值有關(guān)。 31：多時(shí)域設(shè)計(jì)中：多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域？如何處理信號(hào)跨時(shí)域？ 不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸 發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響。 信號(hào)跨時(shí)鐘域同步：當(dāng)單個(gè)信號(hào)跨時(shí)鐘域時(shí)，可以采用兩級(jí)觸發(fā)器來(lái)同步；數(shù)據(jù)或地址 總線跨時(shí)鐘域時(shí)可以采用異步 FIFO 來(lái)實(shí)現(xiàn)時(shí)鐘同步；第三種方法就是采用握手信號(hào)。 32：說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)？：說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)？ 靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑， 計(jì)算信號(hào)在 這些路徑上的傳播延時(shí)， 檢查信號(hào)的建立和保持時(shí)間是否滿足時(shí)序要求， 通過(guò)對(duì)最大路徑延 時(shí)和最小路徑延時(shí)的分析， 找出違背時(shí)序約束的錯(cuò)誤。 它不需要輸入向量就能窮盡所有的路 徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且 還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)， 因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電 路設(shè)計(jì)的驗(yàn)證中。 動(dòng)態(tài)時(shí)序模擬就是通常的仿真， 因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量， 覆蓋門(mén)級(jí)網(wǎng)表中的每 一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題； 33：一個(gè)：一個(gè)四級(jí)的四級(jí)的 Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善如何改善 timing.？ 關(guān)鍵：將第二級(jí)信號(hào)放到最后輸出一級(jí)輸出，同時(shí)注意修改片選信號(hào)，保證其優(yōu)先級(jí) 未被修改。（為什么？） 34： 給出一個(gè)門(mén)級(jí)的圖： 給出一個(gè)門(mén)級(jí)的圖,又給了各個(gè)門(mén)的傳輸延時(shí)又給了各個(gè)門(mén)的傳輸延時(shí),問(wèn)關(guān)鍵路徑是什么問(wèn)關(guān)鍵路徑是什么,還問(wèn)給出輸入還問(wèn)給出輸入, 使得輸使得輸 出依賴于關(guān)鍵路徑？出依賴于關(guān)鍵路徑？ 關(guān)鍵路徑就是輸入到輸出延時(shí)最大的路徑，找到了關(guān)鍵路徑便能求得最大時(shí)鐘頻率。 35：為什么一個(gè)標(biāo)準(zhǔn)的倒相器中：為什么一個(gè)標(biāo)準(zhǔn)的倒相器中 P 管的寬長(zhǎng)比要比管的寬長(zhǎng)比要比 N 管的寬長(zhǎng)比大管的寬長(zhǎng)比大? 和載流子有關(guān)，P 管是空穴導(dǎo)電，N 管是電子導(dǎo)電，電子的遷移率大于空穴，同樣的 電場(chǎng)下，N 管的電流大于 P 管，因此要增大 P 管的寬長(zhǎng)比，使之對(duì)稱，這樣才能使得兩者 上升時(shí)間下降時(shí)間相等、高低電平的噪聲容限一樣、充電放電的時(shí)間相等。 36：用：用 mos 管搭出一個(gè)二輸入與非門(mén)？管搭出一個(gè)二輸入與非門(mén)？ 92 頁(yè) 與非門(mén)：上并下串 或非門(mén)：上串下并 37：畫(huà)出：畫(huà)出 NOT,NAND,NOR 的符號(hào)的符號(hào),真值表真值表,還有還有 transistor level（晶體管級(jí)）（晶體管級(jí)）的電路？的電路？ 117 頁(yè)134 頁(yè) 38： 畫(huà)出： 畫(huà)出 CMOS 的圖的圖,畫(huà)出畫(huà)出 tow-to-one mux gate.(威盛威盛 VIA 2003.11.06 上海筆試試題上海筆試試題) ？ Y=SA+SB 利用與非門(mén)和反相器，進(jìn)行變換后 Y=(SA)*(SA)，三個(gè)與非門(mén)，一個(gè)反相 器。也可以用傳輸門(mén)來(lái)實(shí)現(xiàn)數(shù)據(jù)選擇器或者是異或門(mén)。 39：用一個(gè)二選一：用一個(gè)二選一 mux 和一個(gè)和一個(gè) inv 實(shí)現(xiàn)異或？實(shí)現(xiàn)異或？ 其中:B 連接的是地址輸入端，A 和 A 非連接的是數(shù)據(jù)選擇端,F 對(duì)應(yīng)的的是輸出端,使能端固 定接地置零(沒(méi)有畫(huà)出來(lái)). Y=BA+BA 利用利用 4 選選 1 實(shí)現(xiàn)實(shí)現(xiàn) F(x,y,z)=xz+yz F(x,y,z)=xyz+xyz+xyz+xyz=xy0+xyz+xyz+xy1 Y=ABD0+ABD1+ABD2+ABD3 所以 D0=0，D1=z，D2=z，D3=1 40：畫(huà)出：畫(huà)出 CMOS 電路的晶體管級(jí)電路圖電路的晶體管級(jí)電路圖,實(shí)現(xiàn)實(shí)現(xiàn) Y=A*B+C(D+E).(仕蘭微電子仕蘭微電子)？ 畫(huà)出畫(huà)出 Y=A*B+C 的的 CMOS 電路圖，畫(huà)出電路圖，畫(huà)出 Y=A*B+C*D 的的 CMOS 電路圖。電路圖。 利用與非門(mén)和或非門(mén)實(shí)現(xiàn) Y=A*B+C(D+E)=(AB)(CD)(CE) 三個(gè)兩輸入與非門(mén)，一個(gè)三輸入與非門(mén) Y=A*B+C=(AB)C) 一個(gè)反相器，兩個(gè)兩輸入與非門(mén) Y=A*B+C*D=(AB)(CD) 三個(gè)兩輸入與非門(mén) 41：用與非門(mén)等設(shè)計(jì)全加法器？（華為）：用與非門(mén)等設(shè)計(jì)全加法器？（華為） 數(shù)字電子技術(shù)基礎(chǔ)192 頁(yè)。 通過(guò)摩根定律化成用與非門(mén)實(shí)現(xiàn)。 42： A,B,C,D,E進(jìn)行投票進(jìn)行投票,多數(shù)服從少數(shù)多數(shù)服從少數(shù),輸出是輸出是F(也就是如果也就是如果A,B,C,D,E中中1的個(gè)數(shù)比的個(gè)數(shù)比0 多多, 那么那么 F 輸出為輸出為 1,否則否則 F 為為 0),用與非門(mén)實(shí)現(xiàn)用與非門(mén)實(shí)現(xiàn),輸入數(shù)目沒(méi)有限制？輸入數(shù)目沒(méi)有限制？（與非（與非-與非形式）與非形式） 先畫(huà)出卡諾圖來(lái)化簡(jiǎn)，化成與或形式，再兩次取反便可。 43：畫(huà)出一種：畫(huà)出一種 CMOS 的的 D 鎖存器的電路圖和版圖？鎖存器的電路圖和版圖？ 也可以將右圖中的與非門(mén)和反相器用 CMOS 電路畫(huà)出來(lái)。 44：LATCH 和和 DFF 的概念和區(qū)別？的概念和區(qū)別？ 45：latch 與與 register 的區(qū)別的區(qū)別,為什么現(xiàn)在多用為什么現(xiàn)在多用 register.行為級(jí)描述中行為級(jí)描述中 latch 如何產(chǎn)生的？如何產(chǎn)生的？ latch 是電平觸發(fā)，register 是邊沿觸發(fā)，register 在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同 步電路的設(shè)計(jì)思想，而 latch 則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng) 用 latch 則會(huì)大量浪費(fèi)芯片資源。 46：用：用 D 觸發(fā)器做個(gè)二分頻的電路？畫(huà)出邏輯電路？觸發(fā)器做個(gè)二分頻的電路？畫(huà)出邏輯電路？ module div2(clk,rst,clk_out); input clk,rst; output reg clk_out; always(posedge clk) begin if(!rst) clk_out =0; else clk_out = clk_out; end endmodule 現(xiàn)實(shí)工程設(shè)計(jì)中一般不采用這樣的方式來(lái)設(shè)計(jì)，二分頻一般通過(guò) DCM 來(lái)實(shí)現(xiàn)。通過(guò) DCM 得到的分頻信號(hào)沒(méi)有相位差。 或者是從 Q 端引出加一個(gè)反相器。 47：什么是狀態(tài)圖？：什么是狀態(tài)圖？ 狀態(tài)圖是以幾何圖形的方式來(lái)描述時(shí)序邏輯電路的狀態(tài)轉(zhuǎn)移規(guī)律以及輸出與輸入的關(guān) 系。 48：用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的：用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的 7 進(jìn)制循環(huán)計(jì)數(shù)器進(jìn)制循環(huán)計(jì)數(shù)器,15 進(jìn)制的呢？進(jìn)制的呢？ module counter7(clk,rst,load,data,cout); input clk,rst,load; input 2:0 data; output reg 2:0 cout; always(posedge clk) begin if(!rst) cout=3d0; else if(load) cout=3d6) cout=3d0; else cout=cout+3d1; end endmodule 49：你所知道的可編程邏輯器件有哪些？：你所知道的可編程邏輯器件有哪些？ PAL，PLA，GAL，CPLD，F(xiàn)PGA 50：用：用 Verilog 或或 VHDL 寫(xiě)一段代碼寫(xiě)一段代碼,實(shí)現(xiàn)消除一個(gè)實(shí)現(xiàn)消除一個(gè) glitch（毛刺）（毛刺）？ 將傳輸過(guò)來(lái)的信號(hào)經(jīng)過(guò)兩級(jí)觸發(fā)器就可以消除毛刺。 （這是我自己采用的方式：這種方式消 除毛刺是需要滿足一定條件的，并不能保證一定可以消除） module(clk,data,q_out) input clk,data; output reg q_out; reg q1; always(posedge clk) begin q1=data; q_outT+T2max 時(shí)鐘沿到來(lái)之前數(shù)據(jù)穩(wěn)定的時(shí)間（越大越好），一個(gè)時(shí)鐘周期 T 加上 最大的邏輯延時(shí)。 T3holdT1min+T2min 時(shí)鐘沿到來(lái)之后數(shù)據(jù)保持的最短時(shí)間， 一定要大于最小的延時(shí)也就 是 T1min+T2min 61、給出某個(gè)一般時(shí)序電路的圖，有、給出某個(gè)一般時(shí)序電路的圖，有 Tsetup，Tdelay，Tck-q（Tco），），還有還有 clock 的的 delay,寫(xiě)出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。寫(xiě)出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。 T+TclkdealyTsetup+Tco+Tdelay; TholdTclkdelay+Tco+Tdelay; 保持時(shí)間與時(shí)鐘周期無(wú)關(guān) 62、實(shí)現(xiàn)三分頻電路，實(shí)現(xiàn)三分頻電路，3/2 分頻電路等（偶數(shù)倍分頻分頻電路等（偶數(shù)倍分頻 奇數(shù)倍分頻）奇數(shù)倍分頻） 圖 2 是 3 分頻電路，用 JK-FF 實(shí)現(xiàn) 3 分頻很方便，不需要附加任何邏輯電路就能實(shí)現(xiàn) 同步計(jì)數(shù)分頻。但用 D-FF 實(shí)現(xiàn) 3 分頻時(shí)，必須附加譯碼反饋電路，如圖 2 所示的譯碼復(fù)位 電路，強(qiáng)制計(jì)數(shù)狀態(tài)返回到初始全零狀態(tài)，就是用 NOR 門(mén)電路把 Q2，Q1=11B的狀態(tài)譯 碼產(chǎn)生H電平復(fù)位脈沖， 強(qiáng)迫 FF1 和 FF2 同時(shí)瞬間 （在下一時(shí)鐘輸入 Fi 的脈沖到來(lái)之前） 復(fù)零，于是 Q2，Q1=11B狀態(tài)僅瞬間作為毛刺存在而不影響分頻的周期，這種毛刺僅 在 Q1 中存在， 實(shí)用中可能會(huì)造成錯(cuò)誤， 應(yīng)當(dāng)附加時(shí)鐘同步電路或阻容低通濾波電路來(lái)濾除， 或者僅使用 Q2 作為輸出。D-FF 的 3 分頻，還可以用 AND 門(mén)對(duì) Q2，Q1 譯碼來(lái)實(shí)現(xiàn)返回 復(fù)零。 63、名詞解釋名詞解釋 CMOS（Complementary Metal Oxide Semiconductor），互補(bǔ)金屬氧化物半導(dǎo)體，電壓控 制的一種放大器件。是組成 CMOS 數(shù)字集成電路的基本單元。 MCU(Micro Controller Unit)中文名稱為微控制單元，又稱單片微型計(jì)算機(jī)(Single Chip Microcomputer)或者單片機(jī)， 是指隨著大規(guī)模集成電路的出現(xiàn)及其發(fā)展， 將計(jì)算機(jī)的 CPU、 RAM、ROM、定時(shí)數(shù)計(jì)器和多種 I/O 接口集成在一片芯片上，形成芯片級(jí)的計(jì)算機(jī)，為不 同的應(yīng)用場(chǎng)合做不同組合控制。 RISC（reduced instruction set computer，精簡(jiǎn)指令集計(jì)算機(jī)）是一種執(zhí)行較少類(lèi)型計(jì)算機(jī) 指令的微處理器，起源于 80 年代的 MIPS 主機(jī)（即 RISC 機(jī)），RISC 機(jī)中采用的微處理 器統(tǒng)稱 RISC 處理器。 這樣一來(lái)， 它能夠以更快的速度執(zhí)行操作 （每秒執(zhí)行更多百萬(wàn)條指令， 即 MIPS）。因?yàn)橛?jì)算機(jī)執(zhí)行每個(gè)指令類(lèi)型都需要額外的晶體管和電路元件，計(jì)算機(jī)指令集 越大就會(huì)使微處理器更復(fù)雜，執(zhí)行操作也會(huì)更慢。 CISC 是復(fù)雜指令系統(tǒng)計(jì)算機(jī)（Complex Instruction Set Computer）的簡(jiǎn)稱，微處理器是臺(tái) 式計(jì)算機(jī)系統(tǒng)的基本處理部件， 每個(gè)微處理器的核心是運(yùn)行指令的電路。 指令由完成任務(wù)的 多個(gè)步驟所組成，把數(shù)值傳送進(jìn)寄存器或進(jìn)行相加運(yùn)算。 DSP（digital signal processor）是一種獨(dú)特的微處理器，是以數(shù)字信號(hào)來(lái)處理大量信息的 器件。其工作原理是接收模擬信號(hào)，轉(zhuǎn)換為 0 或 1 的數(shù)字信號(hào)。再對(duì)數(shù)字信號(hào)進(jìn)行修改、 刪除、強(qiáng)化，并在其他系統(tǒng)芯片中把數(shù)字?jǐn)?shù)據(jù)解譯回模擬數(shù)據(jù)或?qū)嶋H環(huán)境格式。它不僅具有 可編程性， 而且其實(shí)時(shí)運(yùn)行速度可達(dá)每秒數(shù)以千萬(wàn)條復(fù)雜指令程序， 遠(yuǎn)遠(yuǎn)超過(guò)通用微處理器， 是數(shù)字化電子世界中日益重要的電腦芯片。 它的強(qiáng)大數(shù)據(jù)處理能力和高運(yùn)行速度， 是最值得 稱道的兩大特色。 FPGA（FieldProgrammable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中 的一種半定制電路而出現(xiàn)的， 既解決了定制電路的不足， 又克服了原有可編程器件門(mén)電路數(shù) 有限的缺點(diǎn)。 ASIC:專(zhuān)用集成電路，它是面向?qū)ｉT(mén)用途的電路，專(zhuān)門(mén)為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè) 用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門(mén)陣 列等其它 ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本 低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn) PCI(Peripheral Component Interconnect) 外圍組件互連，一種由英特爾（Intel）公司 1991 年推出的用于定義局部總線的標(biāo)準(zhǔn)。 ECC 是Error Correcting Code的簡(jiǎn)寫(xiě)，中文名稱是錯(cuò)誤檢查和糾正。ECC 是一種能夠?qū)?現(xiàn)錯(cuò)誤檢查和糾正的技術(shù)， ECC 內(nèi)存就是應(yīng)用了這種技術(shù)的內(nèi)存， 一般多應(yīng)用在服務(wù)器及 圖形工作站上，這將使整個(gè)電腦系統(tǒng)在工作時(shí)更趨于安全穩(wěn)定。 DDR=Double Data Rate 雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。嚴(yán)格的說(shuō) DDR 應(yīng)該叫 DDR SDRAM，人們習(xí)慣稱為 DDR，其中，SDRAM 是 Synchronous Dynamic Random Access Memory 的縮寫(xiě)，即同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。 IRQ 全稱為 Interrupt Request，即是中斷請(qǐng)求的意思（以下使用 IRQ 稱呼）。IRQ 的作用 就是在我們所用的電腦中，執(zhí)行硬件中斷請(qǐng)求的動(dòng)作，用來(lái)停止其相關(guān)硬件的工作狀態(tài) USB ,是英文 Universal Serial BUS（通用串行總線）的縮寫(xiě)，而其中文簡(jiǎn)稱為通串線，是 一個(gè)外部總線標(biāo)準(zhǔn)，用于規(guī)范電腦與外部設(shè)備的連接和通訊。 BIOS 是英文Basic Input Output System的縮略語(yǔ)，直譯過(guò)來(lái)后中文名稱就是基本輸入輸 出系統(tǒng)。其實(shí)，它是一組固化到計(jì)算機(jī)內(nèi)主板上一個(gè) ROM 芯片上的程序，它保存