基于libero的數(shù)字邏輯設(shè)計仿真實驗實驗報告(實驗5到8)

COMMENTA1不要求全部同學(xué)都做，但做了可加分。實驗題目_基于LIBERO的數(shù)字邏輯設(shè)計仿真實驗_1基本門電路2組合邏輯電路3時序邏輯電路4補充實驗（選做）實驗報告基本門電路一、實驗?zāi)康?、了解基于VERILOG的基本門電路的設(shè)計及其驗證。2、熟悉利用EDA工具進行設(shè)計及仿真的流程。二、實驗環(huán)境LIBERO仿真軟件（參考附錄C）。三、實驗內(nèi)容1、參考附錄C掌握LIBERO軟件的使用方法。2、參考附錄C中“一個完整的例子”，進行針對74系列基本門電路的設(shè)計，并完成相應(yīng)的仿真實驗。3、參考附錄D的設(shè)計代碼、測試平臺代碼（可自行編程）及附錄C的步驟，完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相應(yīng)的設(shè)計、綜合及仿真。4、提交針對74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任選一個）的綜合結(jié)果，以及相應(yīng)的功能仿真結(jié)果。四、實驗結(jié)果和數(shù)據(jù)處理1、模塊及測試平臺代碼清單MODULEHC00A,B,YINPUT41A,BOUTPUT41YASSIGNYAENDMODULETIMESCALE1NS/1NSMODULETESTBENCHREGA,BWIREYHC00TESTA,B,YINITIALBEGINA0B05A15B15A05B0ENDENDMODULE2、第一次仿真結(jié)果。（將相關(guān)窗口調(diào)至合適大小，使波形能完整顯示，對窗口截圖。后面實驗中的仿真使用相同方法處理）3、綜合結(jié)果。（將相關(guān)窗口調(diào)至合適大小，使RTL圖能完整顯示，對窗口截圖，后面實驗中的綜合使用相同方法處理）4、第二次仿真結(jié)果（綜合后）?；卮疠敵鲂盘柺欠裼醒舆t，延遲時間約為多少有時間延遲，時間大約為300PS。5、第三次仿真結(jié)果（布局布線后）?；卮疠敵鲂盘柺欠裼醒舆t，延遲時間約為多少分析是否有出現(xiàn)競爭冒險。有時間延遲，時間大約為500PS。五、基于實驗箱的數(shù)字邏輯設(shè)計實驗參考附錄F1的門電路核心板引腳對應(yīng)表，在FPGA板上驗證設(shè)計結(jié)果。組合邏輯電路一、實驗?zāi)康?、了解基于VERILOG的組合邏輯電路的設(shè)計及其驗證。2、熟悉利用EDA工具進行設(shè)計及仿真的流程。二、實驗環(huán)境LIBERO仿真軟件（參考附錄C）。三、實驗內(nèi)容1、參考附錄C掌握LIBERO軟件的使用方法。2、參考附錄C中“一個完整的例子”，進行針對74系列組合邏輯電路的設(shè)計，并完成相應(yīng)的仿真實驗。3、參考附錄D的設(shè)計代碼、測試平臺代碼（可自行編程）及附錄F的步驟，完成74HC283、74HC85、74HC138、74HC148、74HC153相應(yīng)的設(shè)計、綜合及仿真。4、記錄74HC85的綜合結(jié)果，以及相應(yīng)的功能仿真結(jié)果。測試平臺的測試數(shù)據(jù)要求進行比較的A、B兩數(shù)，分別為本人學(xué)號的末兩位，如“89”，則A數(shù)為“1000”，B數(shù)為“1001”。若兩數(shù)相等，需考慮級聯(lián)輸入（級聯(lián)輸入的各種取值情況均需包括）；若兩數(shù)不等，則需增加一對取值情況，驗證A、B相等時的比較結(jié)果。四、實驗結(jié)果和數(shù)據(jù)處理1、模塊及測試平臺代碼清單/HC85VMODULEHC_85A3,A2,A1,A0,B3,B2,B1,B0,QAGB,QASB,QAEB,IAGB,IASB,IAEBINPUTA3,A2,A1,A0,B3,B2,B1,B0,IAGB,IASB,IAEBOUTPUTQAGB,QASB,QAEBREGQAGB,QASB,QAEBWIRE30DATAA,DATABASSIGNDATAA0A0ASSIGNDATAA1A1ASSIGNDATAA2A2ASSIGNDATAA3A3ASSIGNDATAB0B0ASSIGNDATAB1B1ASSIGNDATAB2B2ASSIGNDATAB3B3ALWAYSDATAADATABBEGINIFDATAADATABBEGINQAGB1QASB0QAEB0ENDELSEIFDATAADATABBEGINQAGB0QASB1QAEB0ENDELSEIFIAGBQASB0QAEB0ENDELSEIFIAGBQASB1QAEB0ENDELSEIFIAEBBEGINQAGB0QASB0QAEB1ENDBEGINIFDATAADATABIFIAGBQASB0QAEB0ENDIFIAGBQASB1QAEB0ENDENDENDENDMODULE/TESTBENCHVTIMESCALE1NS/1NSMODULETEST_HC_85REGA3,A2,A1,A0,B3,B2,B1,B0REGIAGB,IASB,IAEBWIREQAGB,QASB,QAEBINITIALBEGINA30REPEAT2020A3RANDOMENDINITIALBEGINA20REPEAT2020A2RANDOMENDINITIALBEGINA10REPEAT2020A1RANDOMENDINITIALBEGINA00REPEAT2020A0RANDOMENDINITIALBEGINB30REPEAT2020B3RANDOMENDINITIALBEGINB20REPEAT2020B2RANDOMENDINITIALBEGINB10REPEAT2020B1RANDOMENDINITIALBEGINB00REPEAT2020B0RANDOMENDINITIALBEGINIAGB0REPEAT1040IAGBRANDOMENDINITIALBEGINIASB0REPEAT1040IASBRANDOMENDINITIALBEGINIAEB0REPEAT1040IAEBRANDOMENDHC_85TESTHC85A3A3,A2A2,A1A1,A0A0,B3B3,B2B2,B1B1,B0B0,IAGBIAGB,IASBIASB,IAEBIAEB,QAGBQAGB,QASBQASB,QAEBQAEB,INITIALBEGIN400FINISHENDENDMODULE2、第一次仿真結(jié)果3、綜合結(jié)果4、第二次仿真結(jié)果（綜合后）?；卮疠敵鲂盘柺欠裼醒舆t，延遲時間約為多少有時間延遲，時間大約為400600PS。5、第三次仿真結(jié)果（布局布線后）?；卮疠敵鲂盘柺欠裼醒舆t，延遲時間約為多少分析是否有出現(xiàn)競爭冒險。存在競爭冒險，有延遲時間，時間約為500PS。五、基于實驗箱的數(shù)字邏輯設(shè)計實驗參考附錄F2的組合電路核心板引腳對應(yīng)表，在FPGA板上驗證設(shè)計結(jié)果。時序邏輯電路一、實驗?zāi)康?、了解基于VERILOG的時序邏輯電路的設(shè)計及其驗證。2、熟悉利用EDA工具進行設(shè)計及仿真的流程。二、實驗環(huán)境LIBERO仿真軟件（參考附錄C）。三、實驗內(nèi)容1、參考附錄C掌握LIBERO軟件的使用方法。2、參考附錄C中“一個完整的例子”，進行針對74系列時序邏輯電路的設(shè)計，并完成相應(yīng)的仿真實驗。3、參考附錄D的設(shè)計代碼、測試平臺代碼（可自行編程）及附錄F的步驟，完成74HC74、74HC112、74HC161、74HC194相應(yīng)的設(shè)計、綜合及仿真。4、選擇講義76中任意一個實例，在LIBERO中實現(xiàn)一遍并記錄結(jié)果。四、實驗結(jié)果和數(shù)據(jù)處理1、模塊及測試平臺代碼清單/74HC74VMODULEHC74D1,D2,CP1,CP2,RD1N,RD2N,SD1N,SD2N,Q1,Q2,Q1N,Q2NINPUTD1,D2INPUTRD1N,SD1N,CP1INPUTRD2N,SD2N,CP2OUTPUTQ1,Q1N,Q2,Q2NREGQ1,Q2ASSIGNQ1NQ1ASSIGNQ2NQ2ALWAYSPOSEDGECP1BEGINIFRD1NQ10ELSEIFSD1NQ11ELSEQ1D1ENDALWAYSPOSEDGECP2BEGINIFRD2NQ20ELSEIFSD2NQ21ELSEQ2D2ENDENDMODULE/TESTBENCH_74HC74VTIMESCALE1NS/1NSMODULETESTBENCH_74HC74REGD1,D2,RD1N,RD2N,CP1,CP2,SD1N,SD2NWIREQ1,Q2,Q1N,Q2NINITIALBEGINCP10ENDPARAMETERCLOCK_PERIOD20ALWAYSCLOCK_PERIOD/2CP1CP1INITIALBEGINCP20ENDALWAYSCLOCK_PERIOD/2CP2CP2INITIALBEGIND10REPEAT2020D1RANDOMENDINITIALBEGIND20REPEAT2020D2RANDOMENDINITIALBEGINRD1N0REPEAT2020RD1NRANDOMENDINITIALBEGINRD2N0REPEAT2020RD2NRANDOMENDINITIALBEGINSD1N0REPEAT2020SD1NRANDOMENDINITIALBEGINSD2N0REPEAT2020SD2NRANDOMENDHC74TESTBENCH_74HC74CP1CP1,CP2CP2,D1D1,D2D2,RD1NRD1N,RD2NRD2N,SD1NSD1N,SD2NSD2N,Q1Q1,Q1NQ1N,Q2Q2,Q2NQ2NINITIALBEGIN400FINISHENDENDMODULE2、第一次仿真結(jié)果3、綜合結(jié)果4、第二次仿真結(jié)果（綜合后）有延遲時間，時間大約為300PS。5、第三次仿真結(jié)果（布局布線后）有延遲時間，時間大約為600PS。五、基于實驗箱的數(shù)字邏輯設(shè)計實驗參考附錄F3的時序電路核心板引腳對應(yīng)表，在FPGA板上驗證設(shè)計結(jié)果。補充實驗1一、實驗?zāi)康?、了解基于VERILOG的時序邏輯電路的設(shè)計及其驗證。2、熟悉利用EDA工具進行設(shè)計及仿真的流程。二、實驗環(huán)境LIBERO仿真軟件（參考附錄C）。三、實驗內(nèi)容1、參考附錄C掌握LIBERO軟件的使用方法。2、參考附錄C中“一個完整的例子”，進行針對74系列時序邏輯電路的設(shè)計，并完成相應(yīng)的仿真實驗。3、設(shè)計一個七段數(shù)碼顯示譯碼器（可參考講義P54），完成相應(yīng)的設(shè)計、綜合及仿真，在LIBERO中實現(xiàn)一遍并記錄結(jié)果。四、實驗結(jié)果和數(shù)據(jù)處理1、模塊及測試平臺代碼清單/SYIMAVMODULEMAYIA,B,C,D,Y1,Y2,Y3,Y4,Y5,Y6,Y7INPUTA,B,C,DOUTPUTY1,Y2,Y3,Y4,Y5,Y6,Y7ASSIGNY1DBCASSIGNY2CBASSIGNY3CBAASSIGNY4DCASSIGNY5CASSIGNY6CCASSIGNY7CCENDMODULE/TESTBENCHVTIMESCALE1NS/1NSMODULETESETYIMAREGPA,PB,PC,PDWIREPY1,PY2,PY3,PY4,PY5,PY6,PY7MAYIUIPA,PB,PC,PD,PY1,PY2,PY3,PY4,PY5,PY6,PY7INITIALBEGINPD0PC0PB0PA010PA110PB1PA010PA110PC1PB0PA010PA110PB1PA010PA110PD1PC0PB0PA010PA1ENDENDMODULE2、第一次仿真結(jié)果3、綜合結(jié)果4、第二次仿真結(jié)果（綜合后）有延遲時間，時間約為400PS。5、第三次仿真結(jié)果（布局布線后）有延遲時間，時間約為500PS。五、基于實驗箱的數(shù)字邏輯設(shè)計實驗將程序燒錄到FPGA板上，并在FPGA板上驗證設(shè)計結(jié)果。補充實驗2一、實驗?zāi)康?、了解基于VERILOG的時序邏輯電路的設(shè)計及其驗證。2、熟悉利用EDA工具進行設(shè)計及仿真的流程。二、實驗環(huán)境LIBERO仿真軟件（參考附錄C）。三、實驗內(nèi)容1、參考附錄C掌握LIBERO軟件的