第7章習(xí)題答案

1、思考題：題7.1.1 可編程陣列邏輯（PAL）由 、 和 組成。答：輸入緩沖器、與陣列、或陣列輸出題7.1.2 通用陣列邏輯（GAL）由 、 和 組成。答：輸入緩沖器、與陣列、或陣列輸出邏輯宏單元題7.1.3 可編程陣列邏輯（PAL）可組成 種典型的輸出組態(tài)。（A）2 （B）3 （C）4 （D）5答：C題7.1.4 通用陣列邏輯（GAL）的輸出邏輯宏單元可組成 種典型的輸出組態(tài)。（A）2 （B）3 （C）4 （D）5答：D題7.1.5 在系統(tǒng)編程器件（isp）和早期的EEPROM在編程方面，前者脫離了 束縛。 （A）軟件平臺 （B）編程器 （C）電源 （D）刷新電路答：B題7.1.6 單片通用

2、陣列邏輯（GAL）的輸出邏輯宏單元編程為寄存器組態(tài)時(shí)，只能應(yīng)用在 場合。 （A）同步時(shí)序電路 （B）異步時(shí)序電路 （C）復(fù)位電路 （D）移位寄存器答：A、D題7.2.1 在系統(tǒng)可編程邏輯器件采用 編程單元。（A）E2CMOS （B）熔絲（C）SRAM （D）隧道型浮柵單元答：A題7.2.2 EPM7000S系列提供的共享乘積項(xiàng)有 和 。（A）共享擴(kuò)展 （B）并聯(lián)擴(kuò)展（C）串聯(lián)擴(kuò)展 （D）緩沖擴(kuò)展答A、B題7.2.3 輸入輸出單元即可以編程為輸入或輸出，還可以編程為 。答：雙向 題7.2.4 編程I/O控制塊輸出緩沖器的輸出電壓擺率，可提供較高的 。（A）克服毛刺 （B）并聯(lián)擴(kuò)展（C）轉(zhuǎn)換速度

3、（D）減低功耗答：C題7.2.5 ispLSI1000系列的ORP可提供GLB到IOC的 信號。（A）輸入 （B）中間（C）輸出 （D）時(shí)鐘答：C題7.2.6 CPLD具有較高的性能，并具有如下特點(diǎn) 。（A）單片多系統(tǒng) （B）異步時(shí)序電路（C）動(dòng)態(tài)刷新 （D）豐富的查找表答：A、B題7.3.1 現(xiàn)場可編程門陣列（FPGA）靜態(tài)時(shí)無 ，稱之為 。(A) 功耗 (B) 電流(C) 零功耗器件 (D) 有源器件答：A、C題7.3.2 CPLD的信號通路固定，系統(tǒng)速度可以 。FPGA的內(nèi)連線是分布在邏輯單元周圍，而且編程的種類和編程點(diǎn)很多，使布線相當(dāng)靈活，但在系統(tǒng)速度方面低于 。（A）CLB （B）不

4、可計(jì)算（C）CPLD （D）存儲器 (E) 預(yù)測答：E、C題7.3.3 FPGA的邏輯單元規(guī)模小，具有豐富的連線，所以系統(tǒng)綜合時(shí)可進(jìn)行充分的優(yōu)化，和CPLD相比，具有較高的 。(A) 電源 (B) 電流(C) 性能價(jià)格比 (D) 利用率答：D題7.3.4 Virtex II系列芯片主要由 組成。（A）CLB （B）I/OB （C）PI （D）BRAM (E) DCM 答：A、B、C、D、E習(xí)題與自檢題習(xí)題7.1 試分析題圖7.1所示電路EPM7128S宏單元電路工作原理。.&.&11.1乘積項(xiàng)選擇矩陣并聯(lián)擴(kuò)展項(xiàng)來自其它宏單元與邏輯陣列共享擴(kuò)展項(xiàng)16根擴(kuò)展乘積項(xiàng)36根輸入信號全局 全局清除 時(shí)鐘

5、1=1.112來自I/O管腳組合、時(shí)序電路選擇器快速輸入選擇器可編程寄存器到I/O控制塊PRNCLR到PIAC11D題圖7.1 習(xí)題7.1圖清除選擇CLK使能選擇解：EPM7128S宏單元由與邏輯陣列、乘積項(xiàng)選擇矩陣和可編程寄存器組成。與邏輯陣列實(shí)現(xiàn)組合邏輯，為每個(gè)宏單元提供5個(gè)乘積項(xiàng)；乘積項(xiàng)選擇矩陣將乘積項(xiàng)分配至或門、異或門實(shí)現(xiàn)組合邏輯函數(shù)。另外，這些乘積項(xiàng)還可作為宏單元中觸發(fā)器的清除、置位、時(shí)鐘和時(shí)鐘使能控制輸入。每個(gè)宏單元有一個(gè)乘積項(xiàng)反相后反饋到與陣列，這個(gè)乘積項(xiàng)能夠連到同一個(gè)LAB中任何其它乘積項(xiàng)上，稱它為可共享乘積項(xiàng)。宏單元中的觸發(fā)器可以編程為D觸發(fā)器，以實(shí)現(xiàn)時(shí)序邏輯電路。若適當(dāng)?shù)鼐?/p>

6、程寄存器旁路數(shù)據(jù)選擇器，可將觸發(fā)器斷開，以實(shí)現(xiàn)組合邏輯電路。觸發(fā)器的清除、置位、時(shí)鐘和時(shí)鐘使能控制可來自全局信號或乘積項(xiàng)信號。習(xí)題7.2 試述PAL和GAL在結(jié)構(gòu)上的不同之處。答：通用陣列邏輯GAL是在PAL基礎(chǔ)上發(fā)展起來的一種具有較高可靠性和靈活性的新型可編程邏輯器件，它采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，能將數(shù)片中小規(guī)模集成電路集成在芯片內(nèi)部，并具有電擦寫反復(fù)編程的特性。在基本陣列結(jié)構(gòu)上仍是與陣列可編程，或陣列固定的PAL結(jié)構(gòu)。與PAL相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元OLMC（Output Logic Macro Cell），適當(dāng)?shù)貫檩敵鲞壿嫼陠卧M(jìn)行編程，GAL

7、就可以在功能上代替前面討論過的PAL的四種輸出類型及其派生類型，為在同一片GAL中，實(shí)現(xiàn)組合邏輯電路和時(shí)序邏輯電路的分塊設(shè)計(jì)提供了方便。習(xí)題7.3 Altera可編程邏輯器件EPM7128S由哪幾個(gè)部分組成，簡述其工作原理。答：EPM7128S器件結(jié)構(gòu)圖是由8個(gè)相似的邏輯陣列塊（Logic Array Block,LAB）、一個(gè)可編程內(nèi)連矩陣（PIA）和多個(gè)輸入/輸出控制塊(I/O Block)組成。每個(gè)LAB有16個(gè)宏單元（Macrocell）、2個(gè)獨(dú)立的全局時(shí)鐘和一個(gè)全局清除。來自直接輸入引腳Input或任何一個(gè)I/O引腳的輸入信號，既可有612條（根據(jù)芯片封裝確定）進(jìn)入LAB，又可以有6

8、12條進(jìn)入可編程內(nèi)連矩陣PIA。PIA在芯片的中央，相當(dāng)于中轉(zhuǎn)調(diào)度控制，它既可接收來自I/O控制塊（612）、邏輯陣列塊（16）和全局的時(shí)鐘、清零和使能信號，又可將36個(gè)信號發(fā)送至LAB的宏單元中的與陣列，6 個(gè)使能信號發(fā)送到I/O控制塊用以控制它的三態(tài)輸出緩沖器。 1. 宏單元（Macrocell）EPM7128S的每個(gè)邏輯陣列塊LAB中有16個(gè)宏單元，宏單元在組態(tài)功能上與GAL的OLMC相似，能夠單獨(dú)地組態(tài)為時(shí)序邏輯或組合邏輯工作方式。宏單元由三個(gè)功能塊組成：與邏輯陣列、乘積項(xiàng)選擇矩陣和可編程寄存器。與邏輯陣列實(shí)現(xiàn)組合邏輯，為每個(gè)宏單元提供5個(gè)乘積項(xiàng)；乘積項(xiàng)選擇矩陣將乘積項(xiàng)分配至或門、異或

9、門實(shí)現(xiàn)組合邏輯函數(shù)。另外，這些乘積項(xiàng)還可作為宏單元中觸發(fā)器的清除、置位、時(shí)鐘和時(shí)鐘使能控制輸入。每個(gè)宏單元有一個(gè)乘積項(xiàng)反相后反饋回與陣列，這個(gè)乘積項(xiàng)能夠連到同一個(gè)LAB中任何其它乘積項(xiàng)上，稱它為可共享乘積項(xiàng)。宏單元中的觸發(fā)器可以編程為D、T、JK或RS觸發(fā)器，以實(shí)現(xiàn)時(shí)序邏輯電路。若適當(dāng)?shù)鼐幊碳拇嫫髋月窋?shù)據(jù)選擇器，可將觸發(fā)器斷開，以實(shí)現(xiàn)組合邏輯電路。觸發(fā)器的清除、置位、時(shí)鐘和時(shí)鐘使能控制可來自全局信號或乘積項(xiàng)信號。 2擴(kuò)展乘積項(xiàng)大多數(shù)的邏輯函數(shù)由5個(gè)乘積項(xiàng)之和就可實(shí)現(xiàn)，這樣用一個(gè)宏單元即可。對于較為復(fù)雜的邏輯函數(shù)需要附加乘積項(xiàng)，那么用一個(gè)宏單元是不夠的，若用另一個(gè)宏單元的輸出，會(huì)增加系統(tǒng)的延時(shí)。

10、EPM7128S結(jié)構(gòu)中提供了共享和并聯(lián)擴(kuò)展乘積項(xiàng)，它可作為附加的乘積項(xiàng)直接送到該LAB的每個(gè)宏單元中。1） 共享擴(kuò)展乘積項(xiàng)每個(gè)LAB最多有16個(gè)共享擴(kuò)展乘積項(xiàng)。共享擴(kuò)展乘積項(xiàng)就是由每個(gè)宏單元提供一個(gè)未投入使用的乘積項(xiàng)，并將它們反相后反饋到與陣列，便于集中使用。2）并聯(lián)擴(kuò)展乘積項(xiàng)并聯(lián)擴(kuò)展乘積項(xiàng)是一些宏單元沒有使用的乘積項(xiàng)，它可分配到鄰近的宏單元去快速實(shí)現(xiàn)復(fù)雜的邏輯函數(shù)。并聯(lián)擴(kuò)展乘積項(xiàng)最多可達(dá)20個(gè)乘積項(xiàng)直接饋送到宏單元的或邏輯，其中5個(gè)乘積項(xiàng)是由宏單元本身提供的，15個(gè)并聯(lián)擴(kuò)展乘積項(xiàng)是由LAB中鄰近宏單元提供。在一個(gè)LAB中有兩組宏單元，每組有8個(gè)，順序編號是1到8，并且具有兩條借出或借用并聯(lián)擴(kuò)

11、展項(xiàng)的鏈。 3可編程內(nèi)連矩陣PIAEPM7128S的專用輸入引腳、I/O引腳和宏單元輸出均可送到PIA，PIA可把這些信號送到各個(gè)LAB。 4I/O控制塊允許每個(gè)I/O引腳單獨(dú)地配置為輸入、輸出和雙向工作方式。所有引腳都有一個(gè)三態(tài)緩沖器，它的使能端可直接連在地（GND）、電源（UDD）上，或6個(gè)全局使能信號中的一個(gè)。6個(gè)使能信號由下列信號驅(qū)動(dòng)：兩個(gè)輸出使能信號、一個(gè)I/O引腳的集合或一個(gè)宏單元輸出的集合，并且也可以是這些信號反相后的信號。當(dāng)三態(tài)緩沖器的控制端接到GND時(shí)，其輸出為高阻狀態(tài)并且I/O引腳可作為專用輸入引腳使用。當(dāng)三態(tài)緩沖器控制端連到電源UDD上時(shí)輸出被使能。每一個(gè)I/O引腳的輸出

12、緩沖器可以調(diào)整輸出電壓擺率，當(dāng)電壓擺率控制端編程后，設(shè)置成快的電壓擺率，提供了較高的速度轉(zhuǎn)換，這種設(shè)置僅用在系統(tǒng)中影響速度的關(guān)鍵輸出端，且具有相應(yīng)的抗噪聲措施。當(dāng)電壓擺率控制端沒有編程，則電壓擺率設(shè)置在低噪聲狀態(tài)，這將減少噪聲和地線上的毛刺。習(xí)題7.4 試比較FPGA與CPLD的特點(diǎn)，并分析其應(yīng)用范圍。解：FPGA與CPLD比較，在結(jié)構(gòu)和使用方面有如下特點(diǎn)：1FPGA中實(shí)現(xiàn)邏輯功能單元比CPLD實(shí)現(xiàn)邏輯功能的宏單元規(guī)模小，使得FPGA在實(shí)現(xiàn)時(shí)序電路時(shí)要強(qiáng)于CPLD。CPLD宏單元輸入信號可高達(dá)幾十個(gè)，多于FPGA，更適合于實(shí)現(xiàn)多輸入信號的復(fù)雜組合邏輯電路。2CPLD的內(nèi)部連線匯總于芯片中心，然后分配到各個(gè)宏單元，因此信號通路固定，系統(tǒng)速度可以預(yù)測。FPGA的內(nèi)連線是分布在邏輯單元周圍，而且編程的種類和編程點(diǎn)很多，使布線相當(dāng)靈活，但在系統(tǒng)速度方面低于CPLD。3FPGA的邏輯單元規(guī)模小，可分為兩個(gè)獨(dú)立的電路，又有豐富的連線，所以系統(tǒng)綜合時(shí)可進(jìn)行充分的優(yōu)化，具有較高的芯片邏輯利用率。4CPLD的功耗一般在0.5W2.5W之間，而FPGA芯片功耗0.25mW5mW，靜態(tài)時(shí)幾乎沒有功耗，F(xiàn)PGA功耗低于CPLD。5CPLD多用于設(shè)計(jì)復(fù)雜狀態(tài)機(jī)、