數(shù)字邏輯課件第6章計數(shù)器.ppt

1、將教材第四章的4.4、4.5、4.6三部分歸類為典型時序電路的設計，列為第六章； 將教材第五章內(nèi)容歸類為一般時序電路的設計，列為第七章。 望復習整理時予以注意,提 示,6.1 計數(shù)器,6.2 寄存器,6.5 節(jié)拍分配器,第六章 典型同步時序電路的設計,6.3 移位寄存器,6.4 移位寄存器型計數(shù)器,典型時序電路的狀態(tài)數(shù)量是已知的，其轉(zhuǎn)換比較簡單、明確，規(guī)律性強，一般不用化簡，較容易進行狀態(tài)分配。 而一般時序電路的設計，主要討論原始狀態(tài)圖的建立、狀態(tài)的化簡、狀態(tài)的分配等問題,典型同步時序電路的設計實現(xiàn),1） 基于觸發(fā)器的設計,2） 基于中規(guī)模時序器件的設計,3）基于硬件描述語言的建模,1）根據(jù)已

2、知的狀態(tài)數(shù)畫出狀態(tài)圖； 2）對狀態(tài)進行編碼； 3）畫出編碼后的卡諾圖形式的狀態(tài)表（狀態(tài)矩陣）； 4）寫出狀態(tài)方程； 5）選擇觸發(fā)器類型（本課程要求D或JK）； 6）求出觸發(fā)器的最簡激勵方程； 7）畫出規(guī)范的電路圖； 8）進行必要的討論,基于觸發(fā)器的典型同步時序電路設計步驟,狀態(tài)方程法（掌握,激勵表法、卡諾圖分區(qū)法、狀態(tài)圖法（自學,計數(shù)器是一種對CP脈沖進行計數(shù)的邏輯電路，它的狀態(tài)圖為一個環(huán)，環(huán)中狀態(tài)數(shù) m 稱為計數(shù)器的模,6.1 計數(shù)器,CP脈沖的有效沿到來時改變狀態(tài),計數(shù)器的分類 按數(shù)制：二進制計數(shù)器、十進制計數(shù)器、 任意進制計數(shù)器 按功能：加法計數(shù)器、減法計數(shù)器、可逆計數(shù)器 按時序：異步計

3、數(shù)器（串行計數(shù)）、 同步計數(shù)器（并行計數(shù)） 按碼制：任意編碼計數(shù)器,6.1.1 二進制同步計數(shù)器的設計與描述,例1：試用D觸發(fā)器設計一個四位二進制同步加1計數(shù)器,狀態(tài)轉(zhuǎn)移表（次態(tài)真值表,3）建立卡諾圖形式的狀態(tài)表（狀態(tài)矩陣,4）求狀態(tài)方程,5）采用D觸發(fā)器實現(xiàn)，Q(t+1)=D,6）與求出的狀態(tài)方程比對，即可直接得出激勵方程,整理可得,7）畫出電路圖,4,3,2,1,當采用D觸發(fā)器構造二進制同步計數(shù)器時，隨位數(shù)的增加，觸發(fā)器輸入端D的表達式結構是有規(guī)律的。即任意位二進制加1計數(shù)器，采用D觸發(fā)器設計時，滿足,8）分析,你能根據(jù)此規(guī)律，畫出五位二進制加1計數(shù)器的電路圖嗎,例2：試用JK觸發(fā)器設計一

4、個四位二進制同步加1計數(shù)器,1） 4）同例1，得到狀態(tài)方程并整理JK觸發(fā)器形式,5）用JK觸發(fā)器,6）比較，求出Ji和Ki,6）激勵方程,J3=K3=Q2Q1,J2=K2=Q1,J1=K1=1,J4=K4=Q3Q2Q1,你能根據(jù)此規(guī)律，畫出五位二進制加1計數(shù)器的電路圖嗎,以下激勵表法、卡諾圖分區(qū)法課件 供學生自學時參考,例：試用JK觸發(fā)器設計一個四位二進制同步加1計數(shù)器。（激勵表法,JK觸發(fā)器激勵表,4）根據(jù)JK觸發(fā)器激勵表建立激勵矩陣,激勵方程,J3=K3=Q2Q1,J2=K2=Q1,J1=K1=1,5）激勵方程,J3=K3=Q2Q1,J2=K2=Q1,J1=K1=1,J4=K4=Q3Q2Q

5、1,將例1中D觸發(fā)器的激勵方程變形，也可得出用JK觸發(fā)器設計時的規(guī)律,例：已知四位二進制同步加1計數(shù)器的狀態(tài)表，試用狀態(tài)方程法并采用 JK觸發(fā)器進行設計,用狀態(tài)方程法求解將根據(jù)狀態(tài)表求出的狀態(tài)方程轉(zhuǎn)換成J-K觸發(fā)器特性方程 形式，求出激勵方程J , K,阻塞法,與特性方程比較，有J4=K4=Q3Q2Q1,余下內(nèi)容，請同學自己完成,Q3原變量區(qū),例：已知四位二進制同步加1計數(shù)器的狀態(tài)表，試用卡諾圖分區(qū)法并采 用JK觸發(fā)器進行設計,根據(jù)J-K觸發(fā)器特性方程 的特點，在現(xiàn)態(tài)的反變量區(qū)求 J ,在現(xiàn)態(tài)的原變量區(qū)求,在 Q3 的反變量區(qū)域（子卡諾圖），可求得 J3,余下內(nèi)容，請同學自己完成,上述邏輯電路

6、也可以用Verilog HDL語言來描述，然后通過EDA工具的輸入、綜合、適配、仿真、下載等設計步驟，在可編程器件中形成電路,module counter (cp, dataout) ; input cp ; output 3:0 dataout ; reg 3:0 dataout ; always (posedge cp) dataout = dataout + 1; endmodule,可用邏輯符號表示上述的邏輯電路,思考：電路的實用性,電路的復位狀態(tài)？ 電路狀態(tài)的預置？ 如何滿足迭代設計的要求？（使能輸入、模溢出,需要在主要功能之上增加一些輔助功能，對電路進行重新設計,0,當計數(shù)器計為1

7、111，且T=1時，RCO=1,0,二進制計數(shù)器的功能表,教材P207，實現(xiàn)該功能的邏輯圖，即傳統(tǒng)邏輯器件74LS163,module v163 (clrn, clk, enp, ent, ldn, din, qout, rco) ; input clrn, clk, ent, enp, ldn ; input 3:0 din ; output 3:0 qout ; output rco ; reg 3:0 qout ; always ( posedge clk ) begin if ( clrn ) qout = 0 ; else if ( ! ldn ) qout = din ; else

8、 if ( enp endmodule,基于Verilog HDL的設計模型,描述時序操作,描述組合邏輯,在Quartus中進行功能仿真,module veri163 (clrn, clk, enp, ent, ldn, din, qout, rco) ; input clrn, clk, enp, ent, ldn ; input 3:0 din ; output 3:0 qout ; output rco; reg 3:0 qout ; reg rco ; always ( posedge clk ) begin if ( ! clrn ) qout = 0 ; else if ( ! l

9、dn ) qout = din ; else if ( ent end endmodule,組合邏輯的另外一種描述,占用資源相同,FPGA資源 使用情況,在Quartus 中形成 veri163 模塊的邏輯符號,例3：用JK觸發(fā)器設計二進制模5計數(shù)器。狀態(tài)圖如下,解: 需要三個觸發(fā)器，有三個無關態(tài)101、110、111,依據(jù)激勵方程給出無關狀態(tài)的檢查,經(jīng)檢查，本設計可以自啟動,畫出完全狀態(tài)圖，實用性分析,111,101,110,引起受控電路的誤動作,其余狀態(tài),采用Verilog HDL建模,module M5_counter ( clk, q ) ; input clk ; output 2:

10、0 q ; reg 2:0 q ; always (negedge clk) case (q) 3b000 : q = 3b001 ; 3b001 : q = 3b010 ; 3b010 : q = 3b011 ; 3b011 : q = 3b100 ; 3b100 : q = 3b000 ; default : q = 3b000 ; endcase endmodule,與狀態(tài)轉(zhuǎn)移表存在某種對應關系,同學可到實驗室完成仿真,例4：建立多種編碼十進制計數(shù)器的狀態(tài)圖,分析：應采用4個觸發(fā)器（Q3Q2Q1Q0），6個無關態(tài)的 次態(tài)設為S0,按要求對S0S9進行編碼，可得到任意編碼十進制計數(shù)器的狀態(tài)

11、圖,Q3Q2Q1Q0,能否建立一個基于Verilog HDL的十進制計數(shù)器基礎模型,module M10_counter ( clk, reset, q, rco ) ; parameter S0=4B0000, S1=4B0001, S2=4B0010, S3=4B0011, S4=4B0100, S5=4B0101, S6=4B0110, S7=4B0111, S8=4B1000, S9=4B1001; input clk, reset ; output 3:0 q ; output rco ; reg 3:0 q ; assign rco = (q=S9) ? 1 : 0；/增加進位輸出

12、 always (posedge clk) begin if (!reset) q=S0; /同步復位 else case (q) /狀態(tài)轉(zhuǎn)移表描述 S0 : q = S1; S1 : q = S2; S9 : q = S0; default : q = S0; /其他狀態(tài) endcase end endmodule,修改，實現(xiàn)不同編碼的十進制計數(shù)器,同學自行完成仿真驗證,若用門級描述？通用性,基于Verilog HDL的 同步時序電路設計模板,module 模塊名（端口名列表）； parameter /定義參數(shù) input /定義輸入 output /定義輸出 reg /定義always中的

13、被賦值變量 /門級描述組合部分 assign /描述組合部分 always (組合輸入信號列表) begin /阻塞賦值（=） /if_else、case、for行為語句 end always (邊沿信號列表) / 時序部分描述 begin /非阻塞賦值（=） /if_else、case、for行為語句 end endmodule,作業(yè),補充題,1）用JK觸發(fā)器設計模12自然二進制編碼計數(shù)器,2）用Verilog HDL描述4位格雷碼計數(shù)器,6.1.2 MSI計數(shù)器74LS163及其應用,74LS163是一個最常用的四位同步二進制計數(shù)器，是一個全同步器件，其輸出僅在CLK上升沿改變。應通過閱讀

14、P207的邏輯圖，熟記功能表和邏輯符號，重點是有關電路的分析與Verilog HDL建模,同步清“0”； 同步置數(shù)； 狀態(tài)保持； 加“1”計數(shù),功能,74LS163功能表,請同學閱讀P208關于74LS163的狀態(tài)表，應發(fā)現(xiàn)QD是高位，QA是低位,例1：分析下列電路的邏輯功能,反饋接同步清零,功能：0、1、2、10的模11計數(shù)器,通過例1可知，增加適當?shù)姆答佭壿?，可用單?4LS163構造實現(xiàn)M16的計數(shù)器電路,這類電路的分析方法,1）設定電路初態(tài),2）計算反饋,3）查功能表,4）得到電路的次態(tài),直到出現(xiàn)狀態(tài)循環(huán),5）狀態(tài)循環(huán)中的狀態(tài)數(shù)即為計數(shù)器的模,構造這類電路時，涉及到,1）跳越的概念,2

15、）反饋電路的設計,跳越的概念,當利用模為 2n 的計數(shù)器實現(xiàn)模 m 2n的計數(shù)器時，需要從2n個狀態(tài)中跳過 K = 2n m 個多余狀態(tài)，即保證計數(shù)器的正常循環(huán)中不會出現(xiàn)多余狀態(tài),例1的模11計數(shù)器就是在模16的基礎上跳過若干個狀態(tài)實現(xiàn)的,起跳狀態(tài),調(diào)整后起跳狀態(tài)的次態(tài),需跳過的5個 多余狀態(tài),如果起跳狀態(tài)為Sa，且需跳過K個狀態(tài)，則Sa的次態(tài)應從Sa+1調(diào)整為Sa+K+1,一般情況下，系統(tǒng)的復位信號使電路進入初態(tài)S0,若電路在某時刻進入多余狀態(tài)（無用狀態(tài)），可能 出現(xiàn)三種情況,1）經(jīng)過有限節(jié)拍，自動進入有效狀態(tài)循環(huán)。 2）停在某個無用狀態(tài)不再轉(zhuǎn)換。 3）在無用狀態(tài)中循環(huán),2）、3）是設計中要

16、解決的問題,例1的設計，滿足1），為什么？請分析一下,反饋電路的設計,預置位法就是當出現(xiàn)起跳狀態(tài)Sa時，利用組合邏輯產(chǎn)生預置位有效電平，反饋接到控制輸入端，在下一個時鐘有效沿到來時，使電路進入Sa+K+1 狀態(tài),高有效預置位電平一般由Sa狀態(tài)中所有的“1”相與產(chǎn)生；低有效預置位電平一般由Sa狀態(tài)中所有的“1”與非產(chǎn)生,利用單片74LS163構造 m 16 的任意模數(shù)的計數(shù)器。就是采用預置位法完成狀態(tài)的“跳越” 。有兩種方式： 1） 當出現(xiàn)起跳狀態(tài)Sa時，產(chǎn)生低有效預置位電平信號，反饋接到同步清零輸入端（/ CLR），完成全零的預置，下一個CLK上升沿到來時，使Sa+K+10000，實現(xiàn)跳越次態(tài)

17、為“0”的計數(shù)器。 2） 當出現(xiàn)起跳狀態(tài)Sa時，產(chǎn)生低有效預置位電平信號，反饋接到同步置數(shù)輸入端（/ LD），完成 Sa+K+1DCBA 的預置，下一個CLK上升沿到來時，使 Sa+K+1DCBA，實現(xiàn)跳越次態(tài)為任意值的計數(shù)器,例2：用74LS163構造一個計數(shù)值為5、6、15的模11 計數(shù)器,解：分析題目要求，起跳狀態(tài)1111，可用RCO產(chǎn)生預值 位信號，反饋接入同步置數(shù)端/LD，輸入端DCBA置 成跳越次態(tài)0101,例3：試用74LS163構造2421碼十進制計數(shù)器,解：分析設計要求，2421碼是采用四位二進制表示一位十進制字符的BC碼。不允許01011010六種狀態(tài)出現(xiàn)，所以起跳狀態(tài)為0

18、100，跳越次態(tài)為1011。此時利用起跳狀態(tài)生成預置位電平時應進行分析，應用Q3Q2組合生成,Q3Q2,Q1Q0,00 01 11 10,00011110,思考：2421碼模8計數(shù)器的實現(xiàn),1）用74LS163，兩次跳越， 難度,2）用Verilog HDL建模,6.1.3 大模數(shù)計數(shù)器的設計與實現(xiàn),多片74LS163級聯(lián)擴展,硬件描述語言建模,當計數(shù)器的模m16時，可使用74LS163級聯(lián)擴展實現(xiàn),思路：利用計數(shù)控制輸入端ENT和ENP、向上進位輸出端RCO、ENT與RCO的關系進行級聯(lián)擴展,例4：分析用74LS163構造的二進制計數(shù)器的模,解：兩片級聯(lián)（最大模256），起跳狀態(tài)為 (001

19、01111) 2 (47) 10 ，生 成預置位信號反饋接到/CLR，跳越次態(tài)0。 所以，計數(shù)狀態(tài)從0、1、2、.、47、0、1、， 模為48,例5：分析用74LS163構造的計數(shù)器的模,解：M1=8，M2=7， M=M1M2=56,module counter_M ( clrn, clk, enp, ent, ldn, din, qout, rco ) ; parameter din_width = d6; parameter qout_width = d6; parameter counter_size = d60; input clrn, clk, ent, enp, ldn ; inp

20、ut din_width-1 : 0 din ; output qout_width-1 : 0 qout ; output rco ; reg qout_width-1 : 0 qout ; always ( posedge clk ) begin if ( clrn ) qout = 0 ; else if ( !ldn ) qout = din; else if ( enp endmodule,基于Verilog HDL的任意模數(shù)計數(shù)器,參數(shù)化設計，M=60,計數(shù)狀態(tài)： 0 counter_size-1,如何實現(xiàn)？ din counter_size-1,同時實現(xiàn),模60計數(shù)器在Quartus中進行功能仿真,在Quartus中形成參數(shù)化的計數(shù)器模塊,調(diào)整參數(shù)設計一個模100的計數(shù)器,模100計數(shù)器在Quartus中進行功能仿真,思考題： 根據(jù)可逆計數(shù)器的狀態(tài)圖，建立Verilog HDL