EDA技術(shù)基礎(chǔ)實(shí)驗(yàn)報(bào)告

1、EDA技術(shù)基礎(chǔ)實(shí)驗(yàn)報(bào)告EDA技術(shù)基礎(chǔ)實(shí)驗(yàn)報(bào)告學(xué)院：信息科學(xué)技術(shù)學(xué)院專業(yè)：電子信息工程指導(dǎo)教師：龍翔完成日期：2013年12月目錄實(shí)驗(yàn)一MAX-plusll 及開發(fā)系統(tǒng)使用 (3)實(shí)驗(yàn)二高速四位乘法器設(shè)計(jì) (6)實(shí)驗(yàn)三秒表的設(shè)計(jì) (9)實(shí)驗(yàn)四序列檢測(cè)器的設(shè)計(jì) (13)實(shí)驗(yàn)五數(shù)字頻率計(jì)的設(shè)計(jì) (18)六實(shí)驗(yàn)總結(jié) (20)實(shí)驗(yàn)一一：實(shí)驗(yàn)名稱：MAX-plusll 及開發(fā)系統(tǒng)使用二：實(shí)驗(yàn)內(nèi)容1.利用MAX-plusII中的圖形編輯器設(shè)計(jì)一半加器，進(jìn)行編譯、仿真，并將其設(shè)置成為一元件。2.建立一個(gè)更高的原理圖設(shè)計(jì)層次，利用前面生成的半加器元件設(shè)計(jì)一個(gè)全加器，進(jìn)行編譯、仿真，并將其設(shè)置成為一個(gè)元件。3.再

2、建立一個(gè)更高的原理圖設(shè)計(jì)層次，利用前面生成的半加器元件設(shè)計(jì)一個(gè)全加器，進(jìn)行編譯、仿真。4.選擇器件“Assign”“Device”“MAX7000S”“EPM7128SLC84-6”，并根據(jù)下載板上的標(biāo)識(shí)對(duì)管腳進(jìn)行配置。然后下載，進(jìn)行硬件測(cè)試，檢驗(yàn)結(jié)果是否正確。三實(shí)驗(yàn)程序1）.半加器圖2)全加器圖3)四位全加器四：仿真圖1）.半加器仿真圖2）.全加器仿真圖3）.四位全加器仿真圖實(shí)驗(yàn)二一：實(shí)驗(yàn)名稱高速四位乘法器設(shè)計(jì)二: 實(shí)驗(yàn)內(nèi)容1.利用MAX-plus中的圖形編輯器設(shè)計(jì)1-4的二進(jìn)制乘法器，進(jìn)行編譯、仿真，并將其設(shè)置成為一元件，命名為and14。2.建立一個(gè)更高得原理圖設(shè)計(jì)層次，利用前面生成的1

3、-4的二進(jìn)制乘法器和調(diào)用庫(kù)中的74283元件設(shè)計(jì)一高速4位乘法器。三:實(shí)驗(yàn)程序1.2.四：仿真圖 實(shí)驗(yàn)三一：實(shí)驗(yàn)名稱秒表的設(shè)計(jì)二：實(shí)驗(yàn)內(nèi)容（一）、實(shí)驗(yàn)步驟1、采用自頂向下的設(shè)計(jì)方法，首先將系統(tǒng)分塊；2、設(shè)計(jì)元件，即邏輯塊；3、一級(jí)一級(jí)向上進(jìn)行元件例化（本實(shí)驗(yàn)只需例化一次即可），設(shè)計(jì)頂層文件。（二）、實(shí)驗(yàn)程序設(shè)計(jì)原理實(shí)驗(yàn)程序如三所示，其中輸入信號(hào)分別為使能信號(hào)ENA、清零信號(hào)CLR、時(shí)鐘信號(hào)CLK，輸出信號(hào)有秒針信號(hào)CA和分針信號(hào)CB。實(shí)驗(yàn)原理為通過(guò)始終信號(hào)，控制兩個(gè)計(jì)數(shù)器的計(jì)數(shù)來(lái)實(shí)現(xiàn)的，當(dāng)始終上升沿到來(lái)時(shí)，對(duì)信號(hào)CAI進(jìn)行計(jì)數(shù)，當(dāng)CAI計(jì)數(shù)達(dá)到59，則產(chǎn)生一個(gè)進(jìn)位1，從而對(duì)信號(hào)CBI進(jìn)行計(jì)數(shù)，

4、即信號(hào)CAI每次達(dá)到59就對(duì)信號(hào)CBI進(jìn)行計(jì)數(shù)一次,同時(shí)下個(gè)時(shí)鐘上升沿到來(lái)時(shí)，信號(hào)CAI復(fù)位為0.當(dāng)信號(hào)CBI達(dá)到59時(shí)，則下個(gè)時(shí)鐘上升沿到來(lái)時(shí)，信號(hào)CBI復(fù)位為0。三實(shí)驗(yàn)程序LIBRARY IEEE;USE MS ISPORT(CLK,CLR,ENA:IN STD_LOGIC;CA,CB:BUFFER STD_LOGIC_VECTOR(5 DOWNTO 0); END ENTITY MS;ARCHITECTURE ARE OF MS ISSIGNAL CAI:STD_LOGIC_VECTOR(5 DOWNTO 0);SIGNAL CBI:STD_LOGIC_VECTOR(5 DOWNTO 0

5、); BEGINPROCESS (CLK,CLR,ENA) ISBEGINIF CLR=1 THENCAICBIELSIF CLKEVENT AND CLK=1 THENIF ENA=1 THENIF CAI=111011 THEN CAIIF INS=1 THEN STATEWHEN S1=IF INS=0 THEN STATEIF INS=0 THEN STATEWHEN S3=IF INS=0 THEN STATEWHEN S4=IF INS=1 THEN STATEWHEN S5=IF INS=1 THEN STATEWHEN S6=IF INS=1 THEN STATEWHEN S7

6、=IF INS=0 THEN STATEWHEN S8=STATEWHEN OTHERS=STATEEND CASE;END IF;END PROCESS;PROCESS(STATE)BEGINCASE STATE ISWHEN S0=DATAOUTDATAOUTWHEN S2=DATAOUTWHEN S3=DATAOUTWHEN S4=DATAOUTWHEN S5=DATAOUTWHEN S6=DATAOUTWHEN S7=DATAOUTWHEN S8=DATAOUTWHEN OTHERS=DATAOUTEND CASE;END PROCESS;END ARCHITECTURE ART;四：

7、仿真圖實(shí)驗(yàn)五一：實(shí)驗(yàn)名稱數(shù)字頻率計(jì)的設(shè)計(jì)二：實(shí)驗(yàn)內(nèi)容（一）、實(shí)驗(yàn)步驟1、測(cè)頻原理若某一信號(hào)在T秒時(shí)間里重復(fù)變化了N 次，則根據(jù)頻率的定義可知該信號(hào)的頻率fs 為：fs=N/T 通常測(cè)量時(shí)間T取1秒或它的十進(jìn)制時(shí)間。頻率計(jì)方框圖如下：（1）、時(shí)基T 產(chǎn)生電路：提供準(zhǔn)確的計(jì)數(shù)時(shí)間T。晶振產(chǎn)生一個(gè)振蕩頻率穩(wěn)定的脈沖，通過(guò)分頻整形、門控雙穩(wěn)后，產(chǎn)生所需寬度的基準(zhǔn)時(shí)間T的脈沖，又稱閘門時(shí)間脈沖。注意：分頻器一般采用計(jì)數(shù)器完成，計(jì)數(shù)器的模即為分頻比。（2）、計(jì)數(shù)脈沖形成電路：將被測(cè)信號(hào)變換為可計(jì)數(shù)的窄脈沖，其輸出受閘門脈沖的控制。（3）、計(jì)數(shù)顯示電路：對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，顯示被測(cè)信號(hào)的頻率。計(jì)數(shù)器一般采用

8、多位10 進(jìn)制計(jì)數(shù)器；控制邏輯電路控制計(jì)數(shù)的工作程序：準(zhǔn)備計(jì)數(shù)顯示復(fù)位準(zhǔn)備下一次測(cè)量。2、具體實(shí)現(xiàn)：（1）、測(cè)頻控制邏輯電路（以1 秒為例）A）產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)；B）對(duì)計(jì)數(shù)器的每一位計(jì)數(shù)使能進(jìn)行控制；C）完成下一次測(cè)量前的計(jì)數(shù)器復(fù)位；一種可能的時(shí)序關(guān)系：a) 10 進(jìn)制計(jì)數(shù)器要求具有計(jì)數(shù)使能端CNTEN、復(fù)位端CLR、進(jìn)位輸出端CO。3、元件例化圖（方框圖）：（二）、實(shí)驗(yàn)程序原理實(shí)驗(yàn)程序如三所示，輸入信號(hào)為復(fù)位信號(hào)CLR、輸入信號(hào)CLK和CLK1，其中CLK 為時(shí)間計(jì)數(shù)，一個(gè)周期為1s，而CLK1為脈沖計(jì)數(shù)，一個(gè)周期為10ms。當(dāng)信號(hào)SSI為0時(shí)，信號(hào)CQI隨著時(shí)鐘信號(hào)CLK1的上升

9、沿到來(lái)開始計(jì)數(shù)，沒(méi)來(lái)一次上升沿計(jì)數(shù)一次。而當(dāng)時(shí)鐘信號(hào)CLK下降沿到來(lái)時(shí)，信號(hào)SSI變化為1，則信號(hào)CQI停止計(jì)數(shù)。從而在1s時(shí)刻讀取輸出信號(hào)CQ的值，即為脈沖信號(hào)的頻率。三實(shí)驗(yàn)程序LIBRARY IEEE;USE PLJ ISPORT(CLK,CLR,CLK1:IN STD_LOGIC;SS:OUT STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY PLJ;ARCHITECTURE ART OF PLJ ISSIGNAL CQI:STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL SSI:STD_LOGIC;B

10、EGINPROCESS(CLK,CLR) ISBEGINIF CLR=1 THEN SSIELSIF CLKEVENT AND CLK=0 THEN SSIEND IF;END PROCESS;PROCESS(CLR,CLK1) ISBEGINIF CLR=1 THEN CQIELSIF CLK1EVENT AND CLK1=1 THEN IF SSI=1 THENCQIELSE CQIEND IF;END IF;END PROCESS;CQEND ARCHITECTURE ART;四：仿真圖EDA實(shí)驗(yàn)總結(jié)：通過(guò)短短的五個(gè)實(shí)驗(yàn)，讓我們對(duì)EDA這門學(xué)科有了更深刻的理解，平時(shí)課堂上所學(xué)的理論知識(shí)也

11、通過(guò)實(shí)驗(yàn)有了一個(gè)實(shí)踐和運(yùn)用。EDA實(shí)驗(yàn)的編程是一個(gè)難點(diǎn)，但也是我們學(xué)習(xí)的重點(diǎn)，所以預(yù)習(xí)就顯得格外重要，每次實(shí)驗(yàn)前事先編好實(shí)驗(yàn)所需的程序，實(shí)驗(yàn)課上就可以利用有限的時(shí)間進(jìn)行程序的調(diào)試和仿真，遇到問(wèn)題就可以及時(shí)向老師請(qǐng)教，以解決問(wèn)題。在學(xué)習(xí)的過(guò)程中，剛開始接觸這門課程感覺很棘手，因?yàn)樵S多知識(shí)的理解不透徹再加上編程軟件為英文軟件，對(duì)于軟件操作不是很熟悉，很多時(shí)候一個(gè)小的問(wèn)題或者某一步錯(cuò)誤就導(dǎo)致程序編譯不出來(lái)，遇到那密密麻麻的錯(cuò)誤，大多時(shí)候我們很容易就會(huì)失去耐心，不會(huì)再有耐心繼續(xù)去該錯(cuò)誤，編程序。秒表的設(shè)計(jì)，序列檢測(cè)器的設(shè)計(jì)，數(shù)字頻率計(jì)的設(shè)計(jì)讓我們真正有了一次EDA設(shè)計(jì)的經(jīng)歷，也極大的提升了我們隊(duì)對(duì)CPLD的興趣，畢竟這些設(shè)計(jì)是一次全新的設(shè)計(jì)過(guò)程，從編程到最后的仿真，都是由我們自己創(chuàng)作出來(lái)的，