基于TMS320VC5402與FPGA的液晶模塊接口dsp設(shè)計

1、摘 要在小規(guī)模圖形液晶顯示模塊上使用液晶顯示驅(qū)動控制器組成液晶顯示驅(qū)動和控制系統(tǒng)，是當今低成本，低功耗，高集成化設(shè)計的最好選擇，SED1520是當前最常用的一種液晶顯示驅(qū)動控制器，這類圖形液晶顯示模塊的規(guī)模為32行，本文用到的液晶顯示模塊CM12232即是內(nèi)置SED1520的液晶顯示模塊，該模塊的驅(qū)動控制系統(tǒng)由兩片SED1520組成。關(guān)鍵詞：高速處理器；串口通信；現(xiàn)場可編程門陣列In small graphics LCD module for use on liquid crystal display drive controller to compose LCD drive and cont

2、rol system, is the low cost, low power consumption, high integration design, the best choice SED1520 is now the most commonly used one king of liquid crystal display drive controller, this kind of graphics LCD module scale for 32 line, this paper used LCD module CM12232 namely is built-in SED1520 li

3、quid crystal display (LCD) module, this module driver control system composed of two SED152.Keywords: high speed processors; Serial interface communication; Field programmable gates array目 錄摘 要目 錄1第1章 任務(wù)提出與方案論證21.1 基本內(nèi)容21.2 技術(shù)方案21.3 TMS320VC5402簡介21.4 FPGA簡介2第2章 總體設(shè)計42.1 FPGA的設(shè)計方法62.2 VHDL硬件描述語言6第3章

4、 詳細設(shè)計83.1 硬件設(shè)計9 3.1.1 電源10 3.1.2 時鐘電路103.1.3 復位電路11 3.1.4 軟件譯碼電路113.2 軟件設(shè)計11 總 結(jié)12參 考 文 獻13第1章 任務(wù)提出與方案論證1.1基本內(nèi)容應(yīng)用VHDL語言對FPGA進行開發(fā)，下載打牌ALTERA公司的Cyclone系列的EP1C3芯片上調(diào)試通過，使其能驅(qū)動和控制LCD12864，可顯示4行8列中文字符或4行16列的英文字符。1.2技術(shù)方案（a）以ALTERA中Cyclone系列的EP1C3芯片作為硬件平臺（b）QUARTUS作為開發(fā)軟件(c) VHDL作為開發(fā)語言。本方案采用的FPGA為Alter公司的EP1C

5、3芯片，它可提供系統(tǒng)的時鐘及讀寫控制，驅(qū)動電路通過串口和上位機進行通訊，數(shù)據(jù)通過串口傳輸?shù)紽PGA的片上ROM中，傳輸結(jié)束后FPGA上的液晶顯示驅(qū)動電路開始工作，控制信號發(fā)生器產(chǎn)生控制信號及地址，并將由片上ROM讀出的像素點的值送LCD顯示器顯示。1.3 TMS320VC5402簡介TMS320VC5402（以下簡稱5402）是美國TI公司的性價比極高的16bit定點DSP芯片，操作速度可以達到100MIPS，其內(nèi)部資源配置為用戶構(gòu)造系統(tǒng)提供了很大的便利。其主要特點如下：（a） 多總線結(jié)構(gòu)，片內(nèi)3套16bit數(shù)據(jù)總線CB、DB、EB和1套程序總線PB以及對應(yīng)的4套地址總線CBA、DBA、EBA

6、、PBA（4套總線可以同時操作）。（b） 40bitALU（算術(shù)邏輯單元），包含40個bit桶形移位器和2個40bit累加器；一個1717bit乘法器和一個40bit專用加法器；2個地址產(chǎn)生器，8個輔助寄存器，一個比較/選擇/存儲（CSSU）單元。（c） 片內(nèi)4K16bitROM,16K16bitDARAN。（d） 程序空間擴展到1MB，數(shù)據(jù)和I/O空間各64KB，20條地址線，16條數(shù)據(jù)線。（e） 6級流水線完成一條指令：預讀取、取指、譯碼、訪問、讀數(shù)、執(zhí)行。（f） 片上JTAG仿真接口。 1.4 FPGA簡介FPGA是英文Field-Programmable Gate Array的縮寫，即

7、現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB、輸出輸入模塊IOB和內(nèi)部連線三個部分。FPGA的基本特點主要有：1） 采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就猛得到合用的芯片。2） FPGA可做其他全制定或半制定ASIC電路的中試樣片。3） FPGA的內(nèi)部有豐富的觸發(fā)器和I/O引腳。4） FPGA是ASIC

8、電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的期間之一。5） DPFA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。第二章 總體設(shè)計2.1 FPGA的設(shè)計方法FPGA的常用設(shè)計方法包括“自頂而下”和“自下而上”。目前大規(guī)模FPGA設(shè)計一般選擇“自定而下”的設(shè)計方法。所謂“自定而下”設(shè)計方法，簡單的說，就是采用可以完全獨立于芯片廠商及其產(chǎn)品結(jié)構(gòu)的描述語言，在功能級對設(shè)計產(chǎn)品進行定義，并結(jié)合功能仿真技術(shù)，以確保設(shè)計的正確性，在功能定義完成后，利用邏輯綜合技術(shù)，把功能描述轉(zhuǎn)換成某一具體結(jié)果芯片的網(wǎng)表文件，輸出給廠家的布局布線器進行布局布線。布局布線結(jié)果還可以反標回同一仿真器進行包括功

9、能和時序的后驗證，以確保布局布線所帶來的門延時和線延時不會影響設(shè)計性能，“自定而下”設(shè)計方法的優(yōu)越性是顯而易見的。首先，由于功能描述可以完全獨立于芯片結(jié)構(gòu)，在實際的最初階段，設(shè)計師可不接受芯片結(jié)構(gòu)的約束，集中精力進行產(chǎn)品設(shè)計，進而避免了傳統(tǒng)設(shè)計方法所帶來的重新再設(shè)計風險，大大的縮短了設(shè)計周期。其次，設(shè)計的再利用得到保證。目前的電子產(chǎn)品正想模塊化方向發(fā)展。所謂模塊化就是對以往設(shè)計成果進行修改、組合和再利用，產(chǎn)生全新的或派生設(shè)計。而“自頂向下”設(shè)計方法的功能描述可與芯片結(jié)構(gòu)無關(guān)。因此，可以以一種IP的方式進行存檔，以便將來重新利用。第三，設(shè)計規(guī)模大大提高。簡單的語言描述即可完成復雜的功能嗎，而不需

10、要手工繪圖。第四，芯片選擇更加靈活。設(shè)計師可在較短的時間內(nèi)采用各種結(jié)構(gòu)芯片來完成同一功能描述，從而在設(shè)計規(guī)模、速度、芯片價格及系統(tǒng)性能要求等方面進行平衡，選擇最佳結(jié)果。目前最為常用的功能描述方法是采用均已成為國際標準的兩種硬件描述語言VHDL和Verilog HDL。2.2 VHDL硬件描述語言VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。出了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算及高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體分成外部和內(nèi)部，既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部潔面后，一旦其內(nèi)部

11、開發(fā)完成后，其他設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外不分的概念是VHDL系統(tǒng)的基本點。應(yīng)用VHDL進行工程設(shè)計的優(yōu)點是多方面的。1. 與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計域最佳的硬件描述語言。強大的行為描述能力是避開具體器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。2. VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。3. CHDL語言的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有的合計的在利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必

12、須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。4. 對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。5. VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不動硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。第三章 詳細設(shè)計3.1 硬件設(shè)計本方案采用的FPGA為Alter公司的ACEX1K30芯片，它可提供系統(tǒng)的時鐘及讀寫控制，ACEX系列的FPGA由邏輯陣列塊LAB、嵌入式陣列塊EAB、快速互聯(lián)以及IO單元組成，每個邏輯陣列塊包含8個邏輯單元LE和一個局部互聯(lián)。每個邏輯單元則由一個4輸入查找表（LUT）、一個

13、可編程觸發(fā)器、快速進位鏈、綴連鏈組成，多個LAB和多個EAB則可通過快速通道互相連接。EAB是ACEX系列器件在結(jié)構(gòu)設(shè)計上的一個重要部件，他是輸入端口和輸出端口都帶有觸發(fā)器的喲中靈活的RAM塊，其主要功能是實現(xiàn)一些規(guī)模不太大的FIFO、ROM和雙端口RAM等。在本液晶顯示接口電路中，EAB主要用宏功能模塊實現(xiàn)上ROM。他通過調(diào)用FPGA上的EAB資源來實現(xiàn)漢子的現(xiàn)實和字符的存儲，并根據(jù)控制信號產(chǎn)生的地址從ROM中讀取字符值然后送LCD顯示器進行顯示。由于所用的圖形點陣液晶塊內(nèi)置有SED1520控制器，所以，其電路特性實質(zhì)上就是SED1520的電路特性。SED1520的主要特性如下：1） 具有液

14、晶顯示行驅(qū)動器，具有16路行驅(qū)動輸出，并可級聯(lián)實現(xiàn)32行驅(qū)動。2） 具有液晶顯示列驅(qū)動器，共有61路列驅(qū)動器輸出。3） 內(nèi)置時序發(fā)生器，其占空比可設(shè)置為1/16和1/32兩種。4） 內(nèi)藏顯示存儲器，顯示存儲器內(nèi)的數(shù)據(jù)可直接顯示，“1”為顯示，“0”為不顯示。5） 接口總線時序可適配8080系列或M6800系列，并可直接與計算機接口。6） 操作簡單，有13條控制指令。7） 采用CMOS工藝，可在電壓低至2.4-7.0V時正常工作，功耗僅30 本設(shè)計所用的字符液晶模塊CM12232由兩塊SED1520級聯(lián)驅(qū)動，其中一個工作在主工作方式下，另一個工作在從方式下，主工作方式SED1520負責上半屏16

15、行的驅(qū)動和左半屏的61列驅(qū)動，從工作方式的SED1520則負責下半屏16行的驅(qū)動和右半屏的61列驅(qū)動，是能信號E1、E2用來區(qū)分具體控制的是哪一片SED1520，其系統(tǒng)的硬件連接圖如圖(1)所示。由圖(1)可見，該系統(tǒng)的硬件部分連接十分簡單,其中FPGA部分沒畫出，而液晶與FPGA的接口則可直接以網(wǎng)表的形式給出，將它們直接與FPGA的普通I/O引腳相連即可。 3.1.1 電源VC5402采用雙電源供電，以獲得更好的電源性能，工作電壓為3.3V和1.8V。其中，1.8V主要為該器件內(nèi)部邏輯提供電壓，包括CPU和其他所有的外設(shè)邏輯，與3.3V供電相比，1.8V供電可以大大降低功耗。外部接口引腳仍然

16、采用3.3V電壓，便于直接與外部低電壓器件連接，應(yīng)該注意電壓的轉(zhuǎn)換，在本設(shè)計中跟外部5V電壓的TTL的器件正常連接，而無需額外的電平轉(zhuǎn)換電路。單片機89C52采用的是5V電源供電，不影響其于VC5402的連接以及數(shù)據(jù)交換。VC5402由于有兩個電源，需要考慮內(nèi)部電源的上電次序，在理想情況下，DSP芯片上的電源同時加電，單基本上很難實現(xiàn)這點，因此應(yīng)先對外部接口加上3.3V的電源，然后加1.8V的內(nèi)核電源。為了能夠讓電源設(shè)計方便TI公司也生產(chǎn)為方便DSP設(shè)計的電源芯片。TI公司生產(chǎn)的TPS73xx系列芯片是滿足DSP而設(shè)計的，電源輸出電壓穩(wěn)定，輸出電壓可調(diào)等特性。如TPS73HD301、TPS73

17、HD325、TPS73HD318以及TPS73HD318等。3.1.2 時鐘電路時鐘是一個系統(tǒng)的核心，時鐘信號的好壞直接決定了系統(tǒng)的穩(wěn)定性,VC5402提供了內(nèi)部 和外部兩種方式的時鐘發(fā)生模式。芯片的主頻為100MHz，如果直接用外頻輸入，使得外部頻率很高，電路復雜，實現(xiàn)較困難。使用內(nèi)部PLL，外部時鐘頻率只需10-20MHz，設(shè)計電路簡單，只需在時鐘引腳x1和x2？CLKIN連接一個無源晶振，如圖3所示。對于晶振的大小沒有特別要求，DSP有一組引腳CLKMD1-CLKMD3可以用來調(diào)整工作頻率的高低。3.1.3 復位電路復位電路對微處理器的系統(tǒng)設(shè)計師必須的，復位電路也非常簡單，需要上電復位、

18、手動復位以及自動復位三部分。系統(tǒng)中單片機和DSP都需要連接復位電路，復位就是讓微處理器上電后保持2個CLOKOUT時間周期以上的低電平，是系統(tǒng)內(nèi)部的寄存器初始化。自動復位電路在電源部分給予提供，圖4簡單提供上電復位和手動復位的實現(xiàn)。3.1.4 軟件譯碼電路5402對外部接口的控制信號有限，有要同時完成對A/D、D/A、EPROM的控制，最有效的辦法是加入譯碼電路。本系統(tǒng)采用通用的328譯碼器74LS138，使用5402的高位地址線A13、A14、A15作為譯碼輸入，IS和IOSTRB作為譯碼使能端輸入。3.2 軟件設(shè)計 具體實現(xiàn)的重點是如何從存放有字符的ROM塊中讀出數(shù)據(jù)，并按照液晶的時序正確

19、的寫入，在介紹具體實現(xiàn)方法前，首先要熟悉SED1520的指令。SED1520的幾種主要的控制指令格式如下：（1）復位格式（reset） 該指令用于實現(xiàn)SED1520的軟件復位。該指令執(zhí)行時，顯示起始行寄存器清零，接著列地址指令指針清零，之后頁地址寄存器置為“3”。（2）休閑狀態(tài)設(shè)置（statis drive ONOFF） 該指令是休閑狀態(tài)的軟件開關(guān)，當S=1時，SED1520進入休閑狀態(tài)；當S=0時，SED1520將終止或退出休閑狀態(tài)。（3） 占空比設(shè)置（slect duty）該指令用于設(shè)置SED1520的占空比，Du=0時為1/16占空比，Du=1時為1/32占空比。（4） ADC選擇指令（

20、selec ADC）該指令用于設(shè)置顯示存儲器中單元的地址所對應(yīng)的顯示驅(qū)動輸出的順序。A=0時，順時針顯示；A=1時，逆時針顯示。（5） 顯示起始行設(shè)置（display start line）該指令可用于設(shè)置顯示屏上第一行所對應(yīng)的顯示存儲器的行號，由此行順序下延可得到對應(yīng)顯示屏上的顯示效果，L=0-31（1FH），對應(yīng)表示存儲器的第1-32行。（6） 顯示開關(guān)設(shè)置該指令控制著顯示驅(qū)動器的輸出。當Di=0時，顯示關(guān)，當Di=1時，顯示開。（7） 頁面顯示儲存的設(shè)置SED1520將顯示存儲器分為4個頁面（0-3頁）。每個頁面都有80個字節(jié)。頁面管理可由2位頁地址寄存器控制，該指令就是設(shè)置頁地址寄存器的內(nèi)容，以選擇相應(yīng)的顯示寄存器的頁面，P=0-3，對應(yīng)代表0-3頁。（8） 列