實(shí)驗(yàn)二ArchitectureWizard與PACE實(shí)驗(yàn)

1、實(shí)驗(yàn)二 Architecture Wizard 與 PACE 實(shí)驗(yàn)ISE結(jié)構(gòu)向?qū)В╝rchitecture wizard）可快速配置高性能芯片特性，時(shí)鐘向?qū)?（Clocking Wizard）功能則支持對(duì)Virtex-II ProTM系列器件進(jìn)行高級(jí)內(nèi)部FPGA時(shí) 鐘配置。PACE（ ISE 引腳和區(qū)域約束編輯器）通過易于使用的圖形接口提供了高級(jí)引腳管理和邏輯區(qū)塊平面規(guī)劃能力，PACE包括了針對(duì)并發(fā)開關(guān)輸出（SSO）的 關(guān)鍵工程規(guī)則檢查功能，可幫助確定潛在地反彈問題。1. 實(shí)驗(yàn)?zāi)康模?1）熟悉并使用 Architecture Wizard；（ 2）掌握如何例化 DCM 模塊單元；（ 3）熟悉并

2、使用 PACE。2. 實(shí)驗(yàn)內(nèi)容（ 1）使用 Architecture Wizard 生成 DCM 模塊單元；（ 2）將例化 DCM 模塊單元添加到工程；（3）使用PACE進(jìn)行引腳位置鎖定。3. 實(shí)驗(yàn)背景知識(shí)（ 1） Architecture Wizard 簡介設(shè)計(jì)結(jié)構(gòu)向?qū)?Architecture Wizard 是 ISE 集成的設(shè)計(jì)工具，能輔助設(shè)計(jì) 數(shù)字時(shí)鐘管理模塊（ DCM， Digital Clock Manager ）和高速 I/O 收發(fā)器（ Rocket I/OTM transceivers）。數(shù)字時(shí)鐘管理模塊 DCM 是基于 Xilinx 的其他系列器件所采用的數(shù)字延遲鎖 相環(huán)（D

3、LL , Delay Locked Loop）模塊，在時(shí)鐘的管理與控制方面，DCM與DLL 相比，功能更強(qiáng)大，使用更靈活。 DCM 的功能包括消除時(shí)鐘的延時(shí)、頻率的合 成、時(shí)鐘相位的調(diào)整等系統(tǒng)方面的需求。DCM 的主要優(yōu)點(diǎn)在于：實(shí)現(xiàn)零時(shí)鐘偏移（Skew），消除時(shí)鐘分配延遲，并實(shí)現(xiàn)時(shí)鐘閉環(huán)控制； 時(shí)鐘可以映射到 PCB 上用于同步外部芯片， 這樣就減少了對(duì)外部芯片的 要求，將芯片內(nèi)外的時(shí)鐘控制一體化，以利于系統(tǒng)設(shè)計(jì)。對(duì)于 DCM 模 塊來說，其關(guān)鍵參數(shù)為輸入時(shí)鐘頻率范圍、輸出時(shí)鐘頻率范圍、輸入 / 輸出時(shí)鐘允許抖動(dòng)范圍等。DCM 內(nèi)部是 DLL 結(jié)構(gòu)，對(duì)時(shí)鐘偏移量的調(diào)節(jié)是通過長的延時(shí)線形成的。

4、DCM 的參數(shù)里有一個(gè) phaseshif(t 相移)，可以從 0 變到 255?？梢约僭O(shè)內(nèi)部結(jié)構(gòu) 里從 clkin 到 clk_1x 之間應(yīng)該有 256 根延時(shí)線(實(shí)際上，由于對(duì)不同頻率的時(shí)鐘 都可以從0變到255,延時(shí)線的真正數(shù)目應(yīng)該比這個(gè)大得多)。DCM總會(huì)把輸入 時(shí)鐘 clkin 和反饋時(shí)鐘 clkfb 相比較，如果它們的延遲時(shí)差不等于所設(shè)置的 phaseshift, DCM就會(huì)改變?cè)赾lkin和clk_1x之間的延時(shí)線數(shù)目，直到相等為止。 這個(gè)從不等到相等所花的時(shí)間,就是輸出時(shí)鐘鎖定的時(shí)間,相等以后, lock_flag 標(biāo)識(shí)才會(huì)升高。當(dāng) DCM發(fā)現(xiàn)clkin和clkfb位相差不等于

5、phaseshift的時(shí)候，才 去調(diào)節(jié) clk_1x 和 clkin 之間延時(shí)，所以如果 clk_1x 和 clkfb 不相關(guān)的話，那就永 遠(yuǎn)也不能鎖定了 .( 2) PACE 簡介引腳與區(qū)域約束編輯器 PACE(Pinout and Area Constraints Edito)r 是一個(gè)具 有圖形化接口的約束輸入工具，其主要功能如下：1) 指定引腳分配：設(shè)計(jì)者可以使用引腳分配功能指定 I/O 位置、 I/O 組 (bank)、I/O標(biāo)準(zhǔn)和禁止I/O分配至特定引腳、使用 DRC檢查I/O分配是否正確。2) 附加區(qū)域約束： PACE 能夠以圖形化的方式顯示器件資源和引腳的分布， 設(shè)計(jì)者可以編輯

6、區(qū)域約束并觀察邏輯和引腳之間的連接情況。3) 瀏覽設(shè)計(jì)層次： PACEd 設(shè)計(jì)層次瀏覽器能顯示設(shè)計(jì)的層次，以及各層次 的資源占用情況，這對(duì)復(fù)雜的設(shè)計(jì)有很重要的作用。4. 實(shí)驗(yàn)準(zhǔn)備(1)將光盤下 03. Examples of Program 實(shí)驗(yàn)程序目錄下的 01. ISE9.1 文件 夾拷貝到E：盤根目錄下；( 2)將 USB 下載電纜與計(jì)算機(jī)及 XUPV2Pro 板的 J8 連接好；(3)將 RS232 串口線一端與計(jì)算機(jī)連接好，另一端與板卡的 J11 相連接； ( 4)啟動(dòng)計(jì)算機(jī)后，將 XUPV2Pro 板的電源開關(guān) SW11 打開到 ON 上。觀察 XUPV2Pro 板上的 2.5V，

7、 3.3V， 1.5V 的電源指示燈是否均亮 ,若有不亮的，請(qǐng)斷開電源，檢查電源；(5)打開超級(jí)終端5. 實(shí)驗(yàn)步驟包括DCM模塊生成、DCM組件例化、管腳分配、超級(jí)終端的使用、UART實(shí) 時(shí)時(shí)鐘操作等（1）使用 Architecture Wizard 生成DCM 模塊單元1）選擇 Start f Programs f Xilinx ISE 9.1i f Project NaVig入toISE 的 Project Navigator 環(huán)境；2）選擇 File f Open Project并指向如下目錄，選擇 arwz_pace.ise打開工程；Verilog 使用者：E: 01. ISE9.1x

8、upv2pro labs veriloglab 2arwz_paceVHDL 使用者：E: 01. ISE9.1xupv2pro labs vhdllab 2arwz_pace3）雙擊 Processes窗口中的 Creat New Source，彈出新資源向?qū)Т翱冢x 擇 IP （CoreGen & Architecture Wizard）,輸入 my_dcm；圖2-1操作示意4）單擊 Next 按鈕，彈出 Select IP 窗口，展開 FPGA Features and Design 和Clocking 目錄，選擇 Single DCM ；圖2-2操作示意5) 單擊Next按鈕，顯示新建

9、資源信息，單擊Finish按鈕則彈出Xilinx ClockingWizard-General Setup 窗口，選中 CLKO、CLKFX 和 LOCKED，不選中 RST,輸入時(shí)鐘頻率為100MHz圖2-3操作示意6) 單擊 Next 按鈕，彈出 Xilinx Clocking Wizard -Clock Buffers 窗口，保持默認(rèn)選項(xiàng)；Cl*Uc frirr SaRlJii!：!t lb* fflfll-al lufftsi r 曲1dli，:町1戶y ii科輯兀打飄稱噸zuz口 nbu.CLignESL a*bhl ZlaEfiMlubI z圖2-4操作示意7）單擊 Next 按鈕

10、，彈出Xilinx Clocking Wizard - Clocking FrequencySynthesizer窗口，輸入 50MHz輸出頻率；圖2-5操作示意8）單擊Next按鈕，顯示新建資源信息。單擊Finish按鈕則在工程的Sources窗口看到my_dcm.xaw作為資源添加到工程中，但沒有作為一個(gè)模塊加入頂層 設(shè)計(jì)文件中，則需要下一步的例化過程；圖2-6操作示意(2) DCM組件的例化1) 選中 my_dcm.xaw 文件，則在工程的Processes窗口雙擊 View HDL Source,在 HDL編輯器中可以看到由 Architecture Wizard生成的 DCM 的 V

11、HDL源代碼。此代碼中包含了一個(gè) IBUFG、一個(gè)DCM 和兩個(gè)BUFG 例 化的組件。輸入時(shí)鐘 CLKINN 驅(qū)動(dòng)IBUFG，輸出的時(shí)鐘與 DCM相接， CLKFX_BUF 和CLK0_BUF輸出時(shí)鐘驅(qū)動(dòng) BUFG 組件，所有的 DCM 屬性使 用VHDL gen eric語句傳遞；2) 在工程的Sources窗口，雙擊uart_clock.vhd在HDL編輯器中打開源代碼；3) 在工程的 Sources 窗口，選擇 my_dcm.xaw，在 Processes窗口雙擊 View HDL Instantiation Template在HDL編輯器中打開例化組件的模板。在 HDL 例化范本 m

12、y_dcm.vhi中，拷貝組件聲明(從 COMPONENT my_dcm至U END COMPONENT )并粘貼到 uart_clock.vhd 代碼中的-Insert DCM component declarati on here 注釋的下方；4) 在 uart_clock.vhd 代碼中的 -Insert DCM component instantiation here 注釋 下方，添加如下對(duì)端口的名稱映像完成對(duì)組件的例化：ope n.In st_my_dcm: my_dcm PORT MAP(CLKIN_N=clk,CLKFX_OUT=clk50MH z,CLKIN IBUFG OUT

13、=CLKO_OUT =ope n,LOCKED_OUT = lock）；5) 在-Signals for DCM, as follows:注釋的下方添加 DCM 的50MHz的信號(hào) 聲明:signal clk50MHz : std_logic;6）在實(shí)體說明里添加lock輸出管腳如下:en tity uart_clock isPort (tx : out std_logic;rx : in std_logic; alarm : out stdo gic; clk : in std_logic;lock : out stdo gic );end uart_clock;7）保存后，my_dcm.x

14、aw作為一個(gè)模塊加入頂層設(shè)計(jì)文件中;圖2-7操作示意（3）使用PACE進(jìn)行管腳分配1) 在工程的 Sources窗口，選擇頂層設(shè)計(jì)文件 uart_clock.vhd/.v，則在 Processes 窗口，擴(kuò)展 User Constraints 并雙擊 Assign Package Pins 打開 PACE,在此過程 中彈出詢問是否添加 UCF文件到工程中對(duì)話框，單擊yes”按鈕。用VHDL做 實(shí)驗(yàn)時(shí)，如果PACE沒有自動(dòng)跳出，可把lab2拷到根目錄下再打開工程；注意：在PACE能啟動(dòng)之前必須先進(jìn)行綜合。2) 在PACE中瀏覽 Design Object List I/O Pi ns窗口，可看到

15、所列的信 號(hào)名稱和信號(hào)方向是 Output還是In put。在Loc欄里每個(gè)信號(hào)對(duì)應(yīng)于 FPGA 的管腳，F(xiàn)PGA的管腳分配需查看光盤數(shù)據(jù)./O2.Schmatic目錄下的原理圖，信 號(hào)連接如下：Clk:連接管腳 BANK4,system_clock ,Loc 欄中填入 AJ15;Lock:連接管腳 BANK3,led_0 , Loc欄中填入 AC4 ;Alarm:連接 BANK3,led_1 , Loc 欄中填入 AC3;Rx:連接 MAX3232 的接收串行數(shù)據(jù)管腳 BANK4,RS232_RX_DATA, Loc 欄中填入AJ8;Tx :連接MAX3232的發(fā)送串行數(shù)據(jù)管腳 BANK4,

16、RS232_TX_DATA, Loc 欄中填入AE7。圖2-8操作示意3) 保存后出現(xiàn) Bus Delimiter對(duì)話框，選擇 XST Default，單擊 OK按鈕在Device Architecture窗口放大直到可以看清每個(gè)管腳;圖2-9操作示意Alarm:連接 BANK3,led_1 ；Rx:連接MAX3232的接收串行數(shù)據(jù)管腳 BANK4,RS232_RX_DATA ；Tx :連接 MAX3232的發(fā)送串行數(shù)據(jù)管腳 BANK4,RS232_TX_DATA。注意：圖中粉紅色彩條說明管腳在同一個(gè)bank中。單擊每個(gè)藍(lán)色I(xiàn)/O管腳，則對(duì)應(yīng)著 Design Object List I/O P

17、i ns窗口相應(yīng)的管腳。4) 保存后出現(xiàn) Bus Delimiter對(duì)話框，選擇 XST Default，單擊 OK按鈕。單 擊菜單欄中的 File Exit退出 PACE;5) 單擊工程中 Sources窗口中的uart_clock.ucf文件，然后雙擊 Prosesses窗 口中 User Constraints 目錄下的 Edit Constraints (Text)，就可以看到由 PACE生成的uart_clock.ucf管腳約束文件；圖2-10操作示意(4)檢查Pad報(bào)告并打開超級(jí)終端1) 單擊工程中的 Sources窗口的uart_clock.vhd/v文件，然后打開 Proces

18、ses 窗口中的 Implement Design 目錄下的 Place & Route 目錄，雙擊 Pad Report。當(dāng)Place & Route完成后，Pad Report在 HDL編輯器中打開，可以看PadReport來確定I/O信號(hào)管腳約束是否與分配的管腳相匹配；2) 在開始菜單一一所有程序一一附件-通訊中單擊超級(jí)終端，輸入名字并 單擊OK按鈕，選擇 COM1作為端口連接，點(diǎn)擊確定按鈕后按照下圖進(jìn)行設(shè) 定，最后點(diǎn)擊確定按鈕完成設(shè)定；圖2-11操作示意每秒位數(shù)：9600 ;數(shù)據(jù)位：8 ;奇偶校驗(yàn)：無；停止位：1 ;數(shù)據(jù)流控制：無3) 單擊超級(jí)終端菜單中屬性中的設(shè)置， 單擊ASCII設(shè)

19、置，選中 將換行符附加 到傳入行末尾”并單擊確定按鈕。再次單擊確定按鈕退出屬性對(duì)話框;圖2-12操作示意(5)程序的下載并操作 UART實(shí)時(shí)時(shí)鐘1) 給板卡上電，打開 SW11開關(guān)；2) 單擊工程的頂層文件 uart_clock.vhd/v 文件，然后雙擊Processes窗口中 的Gen erate Programmi ng File來生成此工程的 Bitstream文件并下載到芯片中 去；3) 當(dāng)這個(gè)過程完成后，打開 Gen erate Programmi ng File目錄，雙擊 Con figure Device (iMPACT)，彈出 iMPACT 對(duì)話框后選擇 Configure Devices using Boundary-Scan (JTAG),然后單擊 Finish 按鈕；圖2-13操作示意4) 當(dāng)?shù)鹊綇棾鯝ssig n New Con figurat