EDA技術(shù)與VHDL

1、第3 3章 典型FPGA/CPLDFPGA/CPLD的結(jié)構(gòu)與配置 EDAEDA技術(shù)與VHDLVHDL設(shè)計(jì) StratixStratix高端FPGAFPGA系列 Cyclone Cyclone低成本FPGAFPGA系列 ACEX 1K ACEX 1K器件 FPGA/CPLDFPGA/CPLD的配置 典型CPLDCPLD器件 3.1 Stratix高端FPGA系列 EP1S40器件的平面結(jié)構(gòu)圖 Stratix器件內(nèi)部連接示意圖 3.2 Cyclone低成本FPGA系列 EP1C3器件的平面結(jié)構(gòu)圖 邏輯單元 M4K存儲(chǔ)塊 I/O單元 鎖相環(huán) Cyclone系列器件的結(jié)構(gòu)與原理 Cyclone LE結(jié)

2、構(gòu)圖 Cyclone系列器件的結(jié)構(gòu)與原理 Cyclone LE普通模式 Cyclone系列器件的結(jié)構(gòu)與原理 Cyclone LE動(dòng)態(tài)算術(shù)模式 Cyclone系列器件的結(jié)構(gòu)與原理 Cyclone LAB結(jié)構(gòu) Cyclone系列器件的結(jié)構(gòu)與原理 LAB陣列 Cyclone系列器件的結(jié)構(gòu)與原理 LAB控制信號(hào)生成 Cyclone系列器件的結(jié)構(gòu)與原理 快速進(jìn)位選擇鏈 LUT鏈和寄存器鏈的使用 Cyclone系列器件的結(jié)構(gòu)與原理 LVDS連接 Cyclone系列器件的結(jié)構(gòu)與原理 MAX7128S的結(jié)構(gòu) 1邏輯陣列塊 (LAB) 3.4 典型CPLD器件 MAX7000系列的單個(gè)宏單元 結(jié)構(gòu) 2宏單元 3

3、擴(kuò)展乘積項(xiàng) 共享擴(kuò)展乘積項(xiàng)結(jié) 構(gòu) 3擴(kuò)展乘積項(xiàng) 并聯(lián)擴(kuò)展項(xiàng)饋送 方式 4可編程連線陣列(PIA) PIA信號(hào)布線到LAB的 方式 5I/O控制塊 EPM7128S器件 的I/O控制塊 3.6 FPGA/CPLD的配置 引腳12345678910 PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GND JATG模 式 TCKGNDTDOVCCTMS-TDIGND 下載接口引腳信號(hào)名稱 USB-Blaster下載電纜 JTAG方式的在系統(tǒng)編程 CPLD編程下載連接圖 JTAG方式的在系統(tǒng)編程 多CPLD芯片ISP編程連接方式 使用PC并行口配置FPGA PS模式，F(xiàn)LEX10K配置時(shí)序 使用PC并行口配置FPGA 多FPGA芯片配置電路 FPGA專用配置器件 FPGA的配置電路原理圖 FPGA專用配置器件 EPCS器件配置FPGA的電路原理圖 使用單片機(jī)配置FPGA 用89C52進(jìn)行配置 使用CPLD配置FPGA 使用單片機(jī)配置的缺點(diǎn)： 1、速度慢，不適用于大規(guī)模FPGA和高可靠 應(yīng)用； 2