計算機設計與實踐課程教學大綱

1、計算機設 計與實踐實驗 課程教學大綱Design and Practice on Computer5課程編碼： DZ240122適用專業(yè)： 集成電路設計與集成系先修課程： 計算機組成與設計學 分 數(shù)： 4總學時數(shù) ：64實驗（上機）學時： 64考核方式： 系考執(zhí) 筆 者： 劉有耀編寫日期： 2012-7-6一、課程性質(zhì)和任務 本課程主要是通過實驗來進一步鞏固和擴大計算機組成與設計課程所學的內(nèi)容，為設計計算機系統(tǒng)打下堅實的基礎。通過實驗深入理解MIPS指令系統(tǒng)，進一步熟悉 DE2-70 開發(fā)平臺，較熟練地掌握 Quartus 使用方法和技巧，提高運 用Verilog HDL語言來設計硬件系統(tǒng)的能

2、力，掌握 MIPS寄存器組、運算器、桶 形移位器、狀態(tài)機、組合邏輯控制器的設計方法，掌握單周期MIPS CPU基本設計方法。理解MIPSCPU與編譯器、操作系統(tǒng)的關系。二、實驗教學內(nèi)容及要求主要內(nèi)容：本實驗課程通過對CPU中的運算單元、寄存器組、控制單元電 路的設計，然后設計實現(xiàn)單周期 CPU最后設計存儲器、總線控制器?；疽螅和ㄟ^可實驗課程學生加深對 CPU吉構和功能的理解，并鍛 煉設 計實現(xiàn)CPU的基本能力，為SoC設計打下基礎。重點 ：單周期 CPU 和多周期 CPU 設計、微程序控制器設計。難點 ：單周期和多周期 ALU 控制器設計、微程序控制器狀態(tài)機設計。 實驗一：寄存器組設計主要

3、內(nèi)容：根據(jù)實驗原理框圖完成一個由 32 個寄存器組成的字長為 32 位的寄存器組設 計，并在 Quartus II 上模擬實現(xiàn)。根據(jù)實驗原理框 圖 完成一個由 16個寄存器組成的字長 為4 位的寄存器組設計，并在 Altera DE2-70 開發(fā)板實現(xiàn)?；疽螅和ㄟ^此實驗使學生了解寄存器組工作原理，學會用 FPGA 實現(xiàn)寄存器組電路，掌握寄存器組在 CPU 中的工作原理。重點： CPU 中寄存器組工作原理。 難點：寄存器組控制電路設計。實驗二：靜態(tài)隨機存儲器設計主要內(nèi)容：用 Verilog HDL 語言來編寫實現(xiàn)一種靜態(tài)隨機存儲器器， 并在 Altera DE2-70 開發(fā)板實現(xiàn)?；疽螅?/p>

4、通過此實驗使學生理解靜態(tài)隨機存儲器工作原理，學會用 FPGA 實現(xiàn)靜態(tài)隨機存儲器電路，掌握靜 態(tài) 隨機存儲器的工作原理及 其電路設計。重點：理解整數(shù)乘法器工作原理。 難點：整數(shù)乘法器的設計。實驗三：32 位桶形移位器設計主要內(nèi)容：設用 Verilog HDL 語言來描述 32 位桶形移位器設計，在 Quartus II 上實現(xiàn)模擬仿真，并在 Altera DE2-70 開發(fā)板實現(xiàn) 8 位 的桶 形移位器，使其能夠正常工作?；疽螅和ㄟ^此實驗使學生理解桶形移位器工作原理，學會用 FPGA 實現(xiàn)桶形移位器電路，掌握桶形移 位器的工作原理及其電路設 計。重點：桶形移位器的工作原理。難點：桶形移位器

5、的電路設計。實驗四：總線控制器設計主要內(nèi)容：用 Verilog HDL 語言來編寫實現(xiàn)一種總線控制器，并在 Altera DE2-70 開發(fā)板實現(xiàn)?；疽螅和ㄟ^此實驗使學生理解總線控制器工作原理，學會用 FPGA 實現(xiàn)總線控制器電路，掌握總線控 制器的工作原理及其電路設 計。重點：理解整數(shù)乘法器工作原理。 難點：整數(shù)乘法器的設計。實驗五：整數(shù)的乘法運算部件主要內(nèi)容：用 Verilog HDL 語言來編寫實現(xiàn)一種 32 位整數(shù)乘法器， 并在 Altera DE2-70 開發(fā)板實現(xiàn)?；疽螅和ㄟ^此實驗使學生理解整數(shù)乘法器工作原理，學會用FPGA 實現(xiàn)整數(shù)乘法器電路，掌握整數(shù)乘 法器的工作原理及

6、其電路設 計。重點：理解整數(shù)乘法器工作原理。 難點：整數(shù)乘法器的設計。實驗六：算術邏輯單元設計主要內(nèi)容：設計 ALU 電路，用 Verilog HDL 語言描述 32 位的 ALU 的電路設計，并在 Altera DE2-70 開發(fā)板實現(xiàn) ALU ，使其能夠支持基本 的指令?；疽螅和ㄟ^此實驗使學生理解 ALU 工作原理，學會用 FPGA 實現(xiàn) ALU ，掌握 ALU 的工作原理及其電路設計。重點： ALU 基本工作原理。難點： ALU 電路設計。實驗七：單時鐘周期CPU勺設計主要內(nèi)容：用 Verilog HDL 語言來描述單周期 CPU 設計，能夠完成規(guī) 定勺指令，并在 Altera DE

7、2-70 開發(fā)板實現(xiàn)?；疽螅和ㄟ^此實驗使學生理解單周期 CPU 工作原理， 學會用 FPGA實現(xiàn)單周期CPU電路，掌握單周期CPU的工作原理及其電路 設計。重點：單周期 CPU 的工作原理。難點：單周期 CPU 的控制通路和 數(shù)據(jù)通路設計。實驗八：多時鐘周期CPU的設計主要內(nèi)容：用 Verilog HDL 語言來描述多周期 CPU 設計，能夠完成規(guī) 定的指令，并在 Altera DE2-70 開發(fā)板實現(xiàn)?；疽螅和ㄟ^此實驗使學生理解多周期 CPU 工作原理， 學會用 FPGA 實現(xiàn)單周期 CPU 電路，掌握多周期 CPU 的工作原理及其電路 設計。重點：多時鐘周期 CPU 的工作原理與邏

8、輯功能實現(xiàn) 。 難點：單周期 CPU 的控制通路和 數(shù)據(jù)通路設計。實驗九：微程序控制器設計主要內(nèi)容：設計微程序控制器電路，用 Verilog HDL 語言描述微程序 控制器的電路設計，并在 Altera DE2-70 開發(fā)板實現(xiàn)，使其能夠支持基本的指令?；疽螅和ㄟ^此實驗使學生理解微程序控制器的工作原理，學會用 FPGA實現(xiàn)微程序控制器，掌握微程序控 制器的工作原理及其電路設 計。重點：微程序控制器工作原理。難點：微程序控制器電路設計。三、各教學環(huán)節(jié)的學時分配、項目 章節(jié)學時分配主要內(nèi)容講課習題課實驗上機合計第一章寄存器組設計145第二章靜態(tài)隨機存儲器設計145第三章32位桶形移位器設計12

9、3第四章總線控制器設計123第五章整數(shù)的乘法運算部件246第八早算術邏輯單元設計268第七章單時鐘周期CPU的設計21214第八章*多時鐘周期CPU的設計21820第九章*微程序控制器設計21820合計145064四、實驗部分教學內(nèi)容和要求：（含課內(nèi)實驗的課程填寫本部分）1、實驗項目及學時分配其中：演示性實驗0 %，驗證性實驗0 %，設計性實驗47 %，綜合性實驗53%序號實驗項目名稱實驗內(nèi)容及要求學時實驗類型演示驗證設計綜合1實驗一：寄存器組設計根據(jù)實驗原理框圖完 成一個由m個 寄存器組成的字長為2n位的寄存器組的設計，并在 Altera DE2-70開發(fā) 板實現(xiàn)。5V2實驗二：靜態(tài)隨機存儲

10、器設計用Verilog HDL 語言來編寫實現(xiàn)一種靜態(tài)隨機存儲器器，并在AlteraDE2-70開發(fā)板實現(xiàn)。5V3實驗三：32位桶形移位器設計用Verilog HDL語言來描述 32位桶 形移位器設計，在 Quartus II上實現(xiàn) 模擬仿真，并在 Altera DE2-70開發(fā) 板實現(xiàn)8位的桶形移位器，使其能 夠正常工作。3V4實驗四：總線控 制器設計用Verilog HDL 語言來編寫實現(xiàn)一 種總線控制器，并在 Altera DE2-70 開發(fā)板實現(xiàn)。3V5實驗五：整數(shù)的乘法運算部件用Verilog HDL 語言來編寫實現(xiàn)一 種32 位整數(shù)乘法器，并在 AlteraDE2-70開發(fā)板實現(xiàn)。

11、6V6實驗六：算術邏 輯單元設計設計ALU電路，用 Verilog HDL語 言描述32位的ALU電路設計，并 在Altera DE2-70開發(fā)板實現(xiàn) ALU， 使其能夠支持基本的指令。8V7實驗七：單時鐘 周期CPU的設計用Verilog HDL語言來描述單周期CPU設計，能夠完成規(guī)定的指令， 并在Altera DE2-70開發(fā)板實現(xiàn)。14V8*實驗八：多時鐘 周期CPU的設計用Verilog HDL語言來描述多周期CPU設計，能夠完成規(guī)定的指令， 并在Altera DE2-70開發(fā)板實現(xiàn)。20V9*實驗九：微程序 控制器設計設計微程序控制器電 路，用Verilog HDL語言描述微程序控制器的電路 設計，并在Altera DE2-70開發(fā)板實 現(xiàn)，使其能夠支持基本的指令。20V合計643034比例100%46.88%53.12%注：帶“ * ”的實驗八和實驗九二選2、實驗所需設備及材料序號實驗項目名稱每 組 人 數(shù)每組需要的主要儀器設備每組需要的主要實驗材料設備名稱數(shù)量材料名稱數(shù)量性質(zhì)1所有實驗1FPGA開發(fā)板35/EDA軟件35/PC機1/五、本課程與其它課程的聯(lián)系本課程先修課：計算機組成與設計、FPGA課程