VERILOG硬件描述語言與數(shù)字邏輯電路設(shè)計選題課件

1、VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題1 2 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 一交通控制一交通控制 器器 二彩燈控制器二彩燈控制器 三自動售郵票機三自動售郵票機 四四8位二進制乘法電路位二進制乘法電路 五量程自動轉(zhuǎn)換的數(shù)字式頻率計五量程自動轉(zhuǎn)換的數(shù)字式頻率計 六游戲電路模擬擲骰子六游戲電路模擬擲骰子 七游戲電路模擬乒乓球比賽七游戲電路模擬乒乓球比賽 八多功能數(shù)字鐘八多功能數(shù)字鐘 九全自動電梯控制電路九全自動電梯控制電路 十一自選題目十一自選題目 十十. 基于基于FPGA的樂曲自動演奏器設(shè)計的樂曲自動演奏器設(shè)計 3 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選

2、題 4 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 RA,RB s=1? YA,RB RA,RB GA,RB T=40? yes no no s=1? T=5? RA,GB RA,RB yes no no s=1? T=40? yes yes yes no no RA,YB RA,RB s=1? T=5? yes yes yes no no 綠黃紅綠 黃紅 東西 南北 交通控制系統(tǒng)示意圖 設(shè)計提示：設(shè)計提示： 時鐘用可預(yù)置減法計數(shù)器實現(xiàn)時鐘用可預(yù)置減法計數(shù)器實現(xiàn) 5 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 6 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 7 VERI

3、LOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 8 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 9 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 確認(rèn) 取消 找零 拒收 欠資 郵 票 找 零 郵票 面值 1元 5角 1角 1元 5 角 投 幣 孔 自動售郵票機示意圖 10 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 11 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 12 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 13 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 累加器B寄存器 加法器 控制器 Y寄存器C計數(shù)器 乘數(shù)N 積P 被乘數(shù)M 開始 累加器A清

4、除， 寄存器B置乘數(shù)N 寄存器Y置被乘數(shù)M 計數(shù)器C置數(shù)字8 A與Y. B0相加送A， 計數(shù)器C減1 ，B分別右移1位， A0移到B7。 運算結(jié)束，輸出積P C=0 ？ YES NO （A）電路框圖 （B）簡單流程圖 乘法器的電路框圖和流程圖 14 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 A7A6A5 A4A3A2A1A0B7 加 法 運 算 Y7Y6Y5Y4Y3Y2Y1Y0 累加器移位方式示意圖 15 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 16 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 顯示電路 鎖 存 器 計 數(shù) 器 閘 門 被測信號 測頻原理 譯碼電路

5、 整形 閘門控制信號 被測信號 閘門信號 存儲信號 顯示信號 清零信號 頻率計工作波形圖 17 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 18 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 19 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 20 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 21 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 22 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 23 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 24 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 25 VERILOG硬件描述語言與數(shù)字邏輯電路

6、 設(shè)計選題 整個電梯控制電路的示意圖 26 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 基于基于FPGA的樂曲自動演奏器設(shè)計的樂曲自動演奏器設(shè)計 FPGA 27 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 基于基于FPGA的樂曲自動演奏器設(shè)計的樂曲自動演奏器設(shè)計 用純硬件完成樂曲演奏電路的設(shè)計與利用微處 理器（CPU）實現(xiàn)相比邏輯要復(fù)雜得多，如不借助 于功能強大的EDA工具和硬件描述語言，僅憑傳 統(tǒng)的數(shù)字邏輯技術(shù)，即使最簡單的演奏電路也難以 實現(xiàn)。 如何使用如何使用EDA工具實現(xiàn)基于工具實現(xiàn)基于 FPGA的樂曲發(fā)生器的設(shè)計的樂曲發(fā)生器的設(shè)計 ？ 28 VERILOG硬件描述語言

7、與數(shù)字邏輯電路 設(shè)計選題 一、認(rèn)識簡譜一、認(rèn)識簡譜 29 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 樂曲中，每一音符對應(yīng)著確定的頻率，我們將樂曲中，每一音符對應(yīng)著確定的頻率，我們將 每一音符的每一音符的頻率常數(shù)頻率常數(shù)和其相應(yīng)的和其相應(yīng)的節(jié)拍常數(shù)節(jié)拍常數(shù)作為一組，作為一組， 按順序?qū)非械乃谐?shù)排列成一個表，然后由按順序?qū)非械乃谐?shù)排列成一個表，然后由 查表程序依次取出，產(chǎn)生音符并控制節(jié)奏，就可以查表程序依次取出，產(chǎn)生音符并控制節(jié)奏，就可以 實現(xiàn)演奏效果。實現(xiàn)演奏效果。 為了產(chǎn)生手彈的節(jié)奏感，在某些音符（例如兩為了產(chǎn)生手彈的節(jié)奏感，在某些音符（例如兩 個相同音符）音插入一個

8、時間單位的頻率略有不同個相同音符）音插入一個時間單位的頻率略有不同 的音符。的音符。 音符與頻率音符與頻率 30 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 音符與頻率音符與頻率 如何產(chǎn)生音符所對應(yīng)的頻率如何產(chǎn)生音符所對應(yīng)的頻率 ？ 31 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 產(chǎn)生音符所對應(yīng)頻率的方波信號產(chǎn)生音符所對應(yīng)頻率的方波信號 例如產(chǎn)生例如產(chǎn)生“中音中音1”所對應(yīng)的頻率：所對應(yīng)的頻率：523.25Hz ？ 分分 頻頻 參考時鐘參考時鐘 fs=3MHz 523.25Hz（中音（中音1） 分頻系數(shù)計算：分頻系數(shù)計算： M=6MHz/523.25Hz=? 32 VERIL

9、OG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 產(chǎn)生音符所對應(yīng)頻率的方波信號產(chǎn)生音符所對應(yīng)頻率的方波信號 在輸入?yún)⒖碱l率在輸入?yún)⒖碱l率fc=3MHz時，時， 計算簡譜中所有音符的分頻系計算簡譜中所有音符的分頻系 數(shù)。數(shù)。 實際上，只要各實際上，只要各 個音符之間的相對頻個音符之間的相對頻 率關(guān)系不變，演奏出率關(guān)系不變，演奏出 的音樂聽起來就不會的音樂聽起來就不會 “走調(diào)走調(diào)”。 33 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 二、音符與持續(xù)時間（節(jié)拍）二、音符與持續(xù)時間（節(jié)拍） 組成樂曲的每個音符除頻率外，還有持續(xù)時間，組成樂曲的每個音符除頻率外，還有持續(xù)時間， 它可以由它可以由節(jié)拍控制器

10、節(jié)拍控制器控制。對于四分音符為一拍的樂控制。對于四分音符為一拍的樂 譜，如果全音符的持續(xù)時間為一秒，那么譜，如果全音符的持續(xù)時間為一秒，那么8分音符就為分音符就為 0.125秒，四分音符為秒，四分音符為0.25秒，二分音符為秒，二分音符為0.5秒。秒。 分分 頻頻 M 參考時鐘參考時鐘 fs=3MHz 音符頻率信號音符頻率信號 節(jié)拍控制器節(jié)拍控制器 34 VERILOG硬件描述語言與數(shù)字邏輯電路 設(shè)計選題 三、基于三、基于FPGA的樂曲自動演奏器的樂曲自動演奏器 實現(xiàn)原理框圖（實現(xiàn)原理框圖（1） 音符頻率輸出音符頻率輸出 基本實現(xiàn)原理框圖基本實現(xiàn)原理框圖 35 VERILOG硬件描述語言與數(shù)字