基于FPGA的SPWM設(shè)計(jì)方案

1、基于 FPGA的 SPWM設(shè)計(jì)方案第 1 章 緒論1.1 SPWM介紹PWM的全稱是 Pulse Width Modulation (脈沖寬度調(diào)制)。，它是通過改變輸 出方波的占空比來改變等效的輸出電壓。 廣泛地用于電動(dòng)機(jī)調(diào)速和閥門控制， 比 如電動(dòng)車電機(jī)調(diào)速就是使用這種方式SPW，M即正弦脈沖寬度調(diào)制( Sinusoidal Pulse Width Modulation )，就是 在 PWM的基礎(chǔ)上改變了調(diào)制脈沖方式， 脈沖寬度時(shí)間占空比按正弦規(guī)律排列， 用 SPWM波形控制逆變電路中開關(guān)器件的通斷，使其輸出的脈沖電壓的面積與所希 望輸出的正弦波在相應(yīng)區(qū)間的面積相等， 通過改變調(diào)制波的頻率和

2、幅值則可調(diào)節(jié) 逆變電路輸出電壓的頻率和幅值 , 這樣輸出波形經(jīng)過適當(dāng)?shù)臑V波可以做到正弦波 輸出。它廣泛地用于直流交流逆變器等 .1.2 SPWM原理實(shí)現(xiàn)方案1.2.1 等面積法該方案實(shí)際上就是 SPWM法原理的直接闡釋，用同樣數(shù)量的等幅而不等寬的 矩形脈沖序列代替正弦波， 然后計(jì)算各脈沖的寬度和間隔， 并把這些數(shù)據(jù)存于微 機(jī)中, 通過查表的方式生成 PWM信號控制開關(guān)器件的通斷 ,以達(dá)到預(yù)期的目的 .由 于此方法是以 SPWM控制的基本原理為出發(fā)點(diǎn) , 可以準(zhǔn)確地計(jì)算出各開關(guān)器件的 通斷時(shí)刻 ,其所得的的波形很接近正弦波 , 但其存在計(jì)算繁瑣 , 數(shù)據(jù)占用存大 , 不 能實(shí)時(shí)控制的缺點(diǎn) .1.

3、2.2 硬件調(diào)制法硬件調(diào)制法是為解決等面積法計(jì)算繁瑣的缺點(diǎn)而提出的 , 其原理就是把所希 望的波形作為調(diào)制信號 , 把接受調(diào)制的信號作為載波，通過對載波的調(diào)制得到所 期望的 PWM波形。通常采用等腰三角波作為載波， 當(dāng)調(diào)制信號波為正弦波時(shí)， 所 得到的就是 SPWM波形。其實(shí)方法簡單，可以用模擬電路構(gòu)成三角波載波和正弦調(diào)制波發(fā)生電路， 用比較器來確定它們的交點(diǎn)， 在交點(diǎn)時(shí)刻對開關(guān)器件的通斷進(jìn) 行控制，就可以生成 SPWM波。但是，這種模擬電路結(jié)構(gòu)復(fù)雜，難以實(shí)現(xiàn)精確的 控制。1.2.3 軟件生成法由于微機(jī)技術(shù)的發(fā)展使得用軟件生成 SPWM波形變得比較容易，因此，軟件 生成法也就應(yīng)運(yùn)而生。 軟件生

4、成法其實(shí)就是用軟件來實(shí)現(xiàn)調(diào)制的方法， 其有兩種 基本算法：即自然采樣法和規(guī)則采樣法 .1.2.3.1 自然采樣法以正弦波為調(diào)制波 , 等腰三角波為載波進(jìn)行比較 , 在兩個(gè)波形的自然交點(diǎn)時(shí) 刻控制開關(guān)器件的通斷 , 這就是自然采樣法 .其優(yōu)點(diǎn)是所得 SPWM波形最接近正弦 波, 但由于三角波與正弦波交點(diǎn)有任意性，脈沖中心在一個(gè)周期不等距，從而脈 寬表達(dá)式是一個(gè)超越方程，計(jì)算繁瑣，難以實(shí)時(shí)控制。1.2.3.2 規(guī)則采樣法規(guī)則采樣法是一種應(yīng)用較廣的工程實(shí)用方法， 一般采用三角波作為載波。 其 原理就是用三角波對正弦波進(jìn)行采樣得到階梯波， 再以階梯波與三角波的交點(diǎn)時(shí) 刻控制開關(guān)器件的通斷， 從而實(shí)現(xiàn)

5、SPWM法. 當(dāng)三角波只在其頂點(diǎn) （或底點(diǎn)） 位置對 正弦波進(jìn)行采樣時(shí)，由階梯波與三角波的交點(diǎn)所確定的脈寬， 在一個(gè)載波周期 （ 即 采樣周期 ） 的位置是對稱的，這種方法稱為對稱規(guī)則采樣。當(dāng)三角波既在其頂點(diǎn) 又在底點(diǎn)時(shí)刻對正弦波進(jìn)行采樣時(shí)， 由階梯波與三角波的交點(diǎn)所確定的脈寬， 在 一個(gè)載波周期 （此時(shí)為采樣周期的兩倍 ）的位置一般并不對稱， 這種方法稱為非對 稱規(guī)則采樣。規(guī)則采樣法是對自然采樣法的改進(jìn) , 其主要優(yōu)點(diǎn)就是是計(jì)算簡單 , 便于在線實(shí)時(shí)運(yùn)算 , 其中非對稱規(guī)則采樣法因階數(shù)多而更接近正弦 . 其缺點(diǎn)是直 流電壓利用率較低 , 線性控制圍較小。以上兩種方法均只適用于同步調(diào)制方式中。

6、1.2.4 低次諧波消去法低次諧波消去法是以消去 PWM波形中某些主要的低次諧波為目的的方法。 其 原理是對輸出電壓波形按傅氏級數(shù)展開， 表示為 u（ t）=ansinn t, 首先確定基 波分量 a1的值，再令兩個(gè)不同的 an=0，就可以建立三個(gè)方程， 聯(lián)立求解得 a1,a2 及 a3, 這樣就可以消去兩個(gè)頻率的諧波。 該方法雖然可以很好地消除所指定的低 次諧波，但是， 剩余未消去的較低次諧波的幅值可能會相當(dāng)大， 而且同樣存在計(jì) 算復(fù)雜的缺點(diǎn)。該方法同樣只適用于同步調(diào)制方式中。1.2.5 梯形波與三角波比較法前面所介紹的各種方法主要是以輸出波形盡量接近正弦波為目的， 從而忽視 了直流電壓的利

7、用率，如 SPWM法,其直流電壓利用率僅為 86.6%。因此, 為了提 高直流電壓利用率，提出了一種新的方法 - 梯形波與三角波比較法 . 該方法是采 用梯形波作為調(diào)制信號， 三角波為載波， 且使兩波幅值相等， 以兩波的交點(diǎn)時(shí)刻 控制開關(guān)器件的通斷實(shí)現(xiàn) PWM控制。由于當(dāng)梯形波幅值和三角波幅值相等時(shí)， 其所含的基波分量幅值已超過了三角波 幅值，從而可以有效地提高直流電壓利用率。但由于梯形波本身含有低次諧波。 所以輸出波形中含有 5 次，7 次等低次諧波。1.2.6.1 單極性法如圖 1.2.6.1 調(diào)制波和載波： 曲線是正弦調(diào)制波， 其周期決定于需要的調(diào) 頻比 kf ，振幅值決定于 ku, 曲

8、線是采用等腰三角波的載波， 其周期決定于載波 頻率，振幅不變，等于 ku=1 時(shí)正弦調(diào)制波的振幅值，每半周期所有三角波的極 性均相同 (即單極性 ) 。調(diào)制波和載波的交點(diǎn)，決定了 SPWM脈沖系列的寬度和脈 沖音的間隔寬度，每半周期的脈沖系列也是單極性的。 (2) 單極性調(diào)制的工作 特點(diǎn)：每半個(gè)周期， 逆變橋同一橋臂的兩個(gè)逆變器件中， 只有一個(gè)器件按脈沖系 列的規(guī)律時(shí)通時(shí)斷地工作， 另一個(gè)完全截止； 而在另半個(gè)周期， 兩個(gè)器件的工況 正好相反，流經(jīng)負(fù)載 ZL 的便是正、負(fù)交替的交變電流。圖 1.2.6.1 單極性 SPWM1.2.6.2 雙極性法如圖 1.2.6.2 調(diào)制波和載波：調(diào)制波仍為正

9、弦波，其周期決定于 kf ，振幅 決定于 ku, 中曲線，載波為雙極性的等腰三角波，其周期決定于載波頻率，振 幅不變，與 ku=1 時(shí)正弦波的振幅值相等。 調(diào)制波與載波的交點(diǎn)決定了逆變橋 輸出相電壓的脈沖系列， 此脈沖系列也是雙極性的， 但是， 由相電壓合成為線電 壓 (uab=ua-ub;ubc=ub-uc;uca=uc-ua) 時(shí)，所得到的線電壓脈沖系列卻是單極性 的。 (2) 雙極性調(diào)制的工作特點(diǎn)：逆變橋在工作時(shí)，同一橋臂的兩個(gè)逆變器件 總是按相電壓脈沖系列的規(guī)律交替地導(dǎo)通和關(guān)斷，毫不停息，而流過負(fù)載 ZL 的 是按線電壓規(guī)律變化的交變電流。圖 1.2.6.2 雙極性 SPWM1.3 S

10、PWM硬件實(shí)現(xiàn)方案一、采用單片機(jī)來產(chǎn)生 SPWM的方法，只須采用單片單片機(jī)，控制靈活，但 SPWM信號的產(chǎn)生需占用 CPU大量的工作時(shí)間，通用性差。二、基于 DSP控制的單相逆變電源設(shè)計(jì)方案， 運(yùn)算速度快， 但合成頻率較低 且不可調(diào)。三、采用單片機(jī)和 FPGA協(xié)同設(shè)計(jì)， 實(shí)現(xiàn)了對 SPWM信號的調(diào)頻控制， 但系統(tǒng) 實(shí)現(xiàn)比較復(fù)雜，成本較高。四、基于 FPGA的 SPWM控制器實(shí)現(xiàn)方案， 通過控制相位累加器和輸入頻率來 控制。1.4 本設(shè)計(jì)方案選擇通過以上分析， FPGA具有豐富的存儲資源， 完全可以存儲足夠的相位字來生 成三角波和正弦波。 FPGA是硬件級別的設(shè)計(jì)，可以快速實(shí)現(xiàn)查表等操作。所以

11、可以生成較高頻率的波形。綜上，本設(shè)計(jì)采用FPGA，通過雙極性的三角波，正弦波比較法來設(shè)計(jì) SPWM發(fā)生器 。1.5 本章小結(jié)產(chǎn)生 SWPM的方法很多。應(yīng)該根據(jù)需要選擇合適的方法，否則可能造成資源 的浪費(fèi)或無法實(shí)現(xiàn)指標(biāo)。 雖然隨著現(xiàn)在集成電路的發(fā)展， 已經(jīng)有和多成熟的 SPWM 專用芯片，比如 SA8281，但基于 FPGA的 SPWM可以做到高速，穩(wěn)定，還可以同 其他數(shù)字電路一起設(shè)計(jì)在一塊 FPGA上。從而減小電路的復(fù)雜性。因此基于 FPGA 的 SPWM設(shè)計(jì)有它自己的優(yōu)勢。第 2 章 VHDL設(shè)計(jì)2.1 總體框圖2.2 模塊設(shè)計(jì)2.2.1 可調(diào)分頻器頻率控制可以通過控制相位增量來控制。 但由

12、于本設(shè)計(jì)采樣值較少。 容易造 成波形的不連續(xù)。所以選擇控制輸入頻率。詳細(xì)程序見附錄1。分頻器有計(jì)數(shù)器， 比較器， 和觸發(fā)器等組成， 頻率字被高電平使能鎖存進(jìn)寄存器后，計(jì)數(shù)器對時(shí)鐘脈沖進(jìn)行計(jì)數(shù)， 當(dāng)計(jì)數(shù)器等于頻率字寄存器后， 對輸出取反，從而實(shí)現(xiàn)分頻。分頻后頻率分頻器 RTL原理圖如圖 2.2.1.1圖 2.2.1.1 可調(diào)分頻器原理圖分頻器 RTL仿真如圖圖 2.2.1.2 分頻器 RTL 仿真圖 2.2.1.2 為 fre_word 為 4,16,8 時(shí)的時(shí)序圖?？梢钥吹疆?dāng)頻率字 fre_word 送 的數(shù)據(jù)線上后，然后使能，輸出 clk_out 的頻率就會相應(yīng)改變2.2.2 時(shí)鐘發(fā)生器為了

13、得到較準(zhǔn)確的 SPWM波。選取三角波的頻率為為正弦波的 16 倍，且兩者 應(yīng)該同步，所以設(shè)計(jì)了時(shí)鐘發(fā)生器。詳細(xì)程序見附錄。時(shí)鐘發(fā)生器由一個(gè)二進(jìn)制計(jì)數(shù)器，比較器和觸發(fā)器組成，觸發(fā)器可以同步兩時(shí)鐘的相位。時(shí)鐘發(fā)生器有時(shí)鐘輸入，復(fù)位，和三角時(shí)鐘輸出，正弦時(shí)鐘輸出。RTL原理圖如圖 2.2.2.1 。從 RTL仿真可以看出，兩者的上升沿是同步的圖 2.2.2.1 時(shí)鐘發(fā)生器 RTL 原理圖RTL 仿真如圖 2.2.2.2圖 2.2.2.2 時(shí)鐘發(fā)生器 RTL 仿真2.2.3 地址發(fā)生器地址發(fā)生器由于產(chǎn)生 LUT的地址。 可以同步產(chǎn)生三角波 LUT和正弦波 LUT的 地址。地址發(fā)生器的地址寬度為 8 位

14、，地址為線性遞增。當(dāng)達(dá)到最大值是從 0 重新開始。地址發(fā)生器主要由加法器組成。詳細(xì)程序見附錄。RTL原理圖如圖 2.2.3.1.圖 2.2.3.1. 地址發(fā)生器 RTL 原理圖圖 2.2.3.2 地址發(fā)生器 RTL 仿真地址發(fā)生器有三角，正弦時(shí)鐘輸入，和三角，正弦地址輸出，復(fù)位。2.2.4 相位調(diào)節(jié)器器為了能夠精確的控制輸出 SPW，M所以通過相位累加器精確調(diào)節(jié)正弦波的相位， 從而控制 SPWM的相位。相位累加器用來實(shí)現(xiàn)輸入地址和相位控制字的相加，從 而改變正弦輸入的相位。詳細(xì)程序見附錄。相位累加器有 8 位相位輸入，相位字使能，復(fù)位。如果想正弦波后移，根據(jù)三角公式，當(dāng)相位字超過周期的一半即可

15、實(shí)現(xiàn)相位的后移。原理圖如圖 2.2.4.1圖 2.2.4.1 相位累加器 RTL 原理圖圖 2.2.4.2 相位累加器 RTL 仿真從圖中可以看出， 當(dāng)使能相位輸入以后， 輸出地址（上方）相對輸入（下方） 有明顯的超前。2.2.5 LUTL 兩種波形 LUT實(shí)際由 ROM組成， ROM根據(jù)輸入的地址輸出相應(yīng)的數(shù)據(jù)，即 可完成查表操作。 由于 ROM的 mif 文件計(jì)算比較麻煩， 所以使用 C語言編程， 由 計(jì)算機(jī)生產(chǎn)，程序見附錄 2.由于現(xiàn)今的 FPGA都帶有足夠的 RAM，所以 ROM的設(shè)計(jì)是用芯片本身的 RAM 改變而成。 RTL原理圖如圖 2.2.5.3部分 mif 文件值如下表。表 2

16、.2.5.1表 2.2.5.22.2.6 比較器比較器用來實(shí)現(xiàn)正弦數(shù)據(jù)和三角波數(shù)據(jù)的比較。 當(dāng)正弦波輸入大于三角波輸 入，輸出 1，其余輸出 0, 。從而產(chǎn)生需要的 SPWM波。比較器的比較操作有三角 波時(shí)鐘進(jìn)行同步。詳細(xì)程序見附錄。比較器有兩個(gè)輸入，一個(gè)輸出，和時(shí)鐘輸入RTL原理圖如圖 2.2.6.1圖 2.2.6.1 比較器原理圖RTL仿真如圖 2.2.6.2圖 2.2.6.2 比較器 RTL 仿真圖中，當(dāng) IN1IN2 時(shí)，輸出 Q即為 1, 。2.3 頂層設(shè)計(jì)為了直觀的進(jìn)行各信號之間的連接， 頂層實(shí)體采用原理圖符號的形式進(jìn)行設(shè) 計(jì)。先將個(gè)模塊轉(zhuǎn)換成符號文件，然后再頂層進(jìn)行設(shè)計(jì)。頂層設(shè)計(jì)

17、如圖 2.3.1圖 2.3.1 頂層設(shè)計(jì)頂層的 RTL仿真如圖 2.3.2圖 2.3.2 頂層 RTL 仿真圖中 fre_word 為 00000011，pha_word 為 00000000 。2.4 本章小結(jié)VHDL部分的設(shè)計(jì)選擇的工具是 Altera 的 Quartus II 13.0 。軟件可以根據(jù) FPGA設(shè)計(jì)的不同流程選擇不同的工具和選擇不同的設(shè)計(jì)文件。極大的方便了 FPGA的開發(fā)。 RTL仿真部分采用的是 MentorGrath 的 ModelSim。該軟件時(shí)現(xiàn)如 今比較成熟，仿真效果較好的第三方 VHDL仿真器。同時(shí)，由于現(xiàn)在開發(fā)需要的 數(shù)據(jù)越來越來， 如何熟練的使用 C語言讓

18、計(jì)算機(jī)幫組計(jì)算也是非常重要的。 由于 本章主要是在 RTL級進(jìn)行設(shè)計(jì)， 可能會與實(shí)際硬件有出入。 所以下一章將進(jìn)行硬 件仿真。第 3 章 FPGA硬件調(diào)試3.1 硬件搭建硬件由兩部分組成。波形生成器和控制時(shí)序生成器。控制時(shí)序由MSP430單片機(jī)生成。 FPGA采用的是 Alterat 公司的 Cyclone II 系列的 EP2C5T14。4 整個(gè)設(shè)計(jì)的實(shí)物連接如圖 3.1圖 3.13.2 波形調(diào)試為了減小調(diào)試的復(fù)雜程度。對于正弦波和三角波兩部信號使用的是 Altera 的片邏輯分析儀 SignalTap II Logical Analyser?？梢栽O(shè)置好時(shí)鐘和觸發(fā)信號后將部信號通過 JTAG

19、上傳給電腦顯示出來。經(jīng)過調(diào)試。示波器顯示如圖 3.2.1圖 3.2.1 示波器顯示 可以看出信號具有比較明顯的 SPWM信號特征。SignalTap II Logical Analyser部分析結(jié)果如下。圖 3.2 為正弦波信 號。由于器件部 RAM有限，導(dǎo)致采樣深度不夠，無法顯示出完整周期的信號圖 3.3 為部三角波信號。信號良好。兩者上部分均為部的 SPWM信號圖 3.2 部正弦信號圖 3.3 部三角波信號3.3 本章小結(jié)經(jīng)過計(jì)算，理論 SPWM的的頻率為 22.3khz ，實(shí)測為 21.1khz, 考慮硬件延遲和 外部干擾。信號基本正確。由于沒有進(jìn)行信號調(diào)理，導(dǎo)致波形有明顯的尖脈沖。 同

20、時(shí)由于器件限制，也未能獲得完整的正弦信號?？紤]這些因素，調(diào)試比較功。第 4 章 總結(jié)此設(shè)計(jì)從原理到實(shí)現(xiàn)，都以盡可能簡單的方式來實(shí)現(xiàn)SPW。M部地址線采用的是 8 位，而不是通過較高的 32位最后進(jìn)行總線轉(zhuǎn)換而成。在分頻環(huán)節(jié)，采用 了前級分頻的方法， 而不是通過調(diào)節(jié)相位累加器， 這樣能盡可能保證比較數(shù)據(jù)的 數(shù)量。獲得較精確的波形。最后，通過比較簡單的硬件，實(shí)現(xiàn)了SPW。M此次設(shè)計(jì)最后比較成功。能夠獲得較好 SPWM信號。但從中還是能看到此方法的不足之 處。比如頻率較低，頻率計(jì)算麻煩。信號失真較大。從原理上，如果要獲得平滑的正弦信號， 必然需要增加 LUT里的值， 這樣一 來，就會降低輸出頻率，

21、同時(shí)由于調(diào)頻采用的是分頻器原理， 進(jìn)一步降低了系統(tǒng) 的頻率。最后導(dǎo)致 50M的時(shí)鐘卻只輸出了 20 幾 k 的頻率。同時(shí)由于沒有對輸出 信號進(jìn)行調(diào)整，導(dǎo)致波形并不完美。這可以通過后記得調(diào)理電路加以改善。最后，進(jìn)過此次設(shè)計(jì)，可以看出還有很多可以改進(jìn)的地方。比如原理實(shí)現(xiàn)， 軟件設(shè)計(jì)。硬件選擇。所以，實(shí)現(xiàn) SPWM方法很多，在合適的地方用合適的方案 才是最佳的選擇，高精度不一定就是最合適的。參考文獻(xiàn)1 文愛.EDA技術(shù)與 FPGA引用. 電子工業(yè)， 2012：1-2002 高跡象 . 大學(xué)生電子設(shè)計(jì)模擬設(shè)計(jì)部分 . 電子工業(yè)， 2010:56-893 毛惠豐 .SPWM等效采樣原理與實(shí)現(xiàn) . 交通大

22、學(xué)論文， 2006： 1-404 Mentor Graph Company.ModelSim User Guid ， 2010:100-1095 Altera ， Quartus II 13.0 user manual， 2013:455-5006 TI Company， MSP430x1xx user guid,2010:56-797 閻石，數(shù)字電子技術(shù)基礎(chǔ)，高等教育出本社， 2010:466-5008 譚浩強(qiáng)， C 程序設(shè)計(jì)，清華， 2012:102-1209 佚名，數(shù)字系統(tǒng)設(shè)計(jì)與 VHDL，電子工業(yè)， 2010：10 2010 文良化，計(jì)數(shù)器的設(shè)計(jì)，學(xué)院課程， 2014:致在此次設(shè)計(jì)過程

23、，有很多人給予了我力所能及的幫助。首先，是 EDA指導(dǎo)老師，文良話，在此次設(shè)計(jì)中，幫助我解決了很多自己想不 通的問題，對設(shè)計(jì)中的缺陷用進(jìn)行了糾正。幫助我完善了設(shè)計(jì)。在此深表感。其 次是設(shè)計(jì)力合作的室友， 有吳慶文，侯杰等。他們幫助我查找資料， 完善設(shè)計(jì)等。 最后是實(shí)驗(yàn)室管理員老師。為此次設(shè)計(jì)提供了必要的調(diào)試場地和調(diào)試儀器。附錄可調(diào)分頻器 VHDL代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fre_adj isport(

24、 fre_word:in std_logic_vector(7 downto 0);fre_en: in std_logic;clk_in: in std_logic;clk_out:out std_logic;rst: in std_logic);end entity fre_adj;architecture archi_freadj of fre_adj issignal fre_cnt:std_logic_vector(7 downto 0);signal fre_cnt_word:std_logic_vector(7 downto 0);signal tmp:std_logic;beg

25、inprocess(clk_in,fre_en,rst)beginif clk_inevent and clk_in=1 thenif rst=0 thentmp = 1; fre_cnt=00000000;elsif fre_en=1 thenfre_cnt_word = fre_word;elsefre_cnt = fre_cnt + 1;end if;if fre_cnt=fre_cnt_word thentmp = not tmp;fre_cnt = 00000000;end if;end if;end process;clk_out = tmp;end architecture ar

26、chi_freadj;時(shí)鐘發(fā)生器 VHDL代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity clock_gen isport(clk: in std_logic;rst: in std_logic;Q_SIN:buffer std_logic;Q_TRI:buffer std_logic);end clock_gen;architecture archi of clock_gen is signal Q_SIN_CNT:st

27、d_logic_vector(3 downto 0);beginprocess(clk)beginif clkevent and clk=1 thenif rst=0 thenQ_SIN = 1;Q_SIN_CNT = 0000;Q_TRI = 1;elseQ_SIN_CNT = Q_SIN_CNT+1;Q_TRI = not Q_TRI; end if;if Q_SIN_CNT=1111 thenQ_SIN= not Q_SIN;end if;end if;end process;end architecture archi;地址發(fā)生器 VHDL代碼library ieee;use ieee

28、.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity address_gen isport(clk_sin:in std_logic;clk_tri:in std_logic;rst:in std_logic;out_sin:out std_logic_vector(7 downto 0);out_tri:out std_logic_vector(7 downto 0);end entity address_gen;architecture archi_add_gen of

29、 address_gen is signal out_sin_tem:std_logic_vector(7 downto 0);signal out_tri_tem:std_logic_vector(7 downto 0); beginsin:process(clk_sin,rst)beginif clk_sinevent and clk_sin=1 thenif rst=0 thenout_sin_tem = 00000000;elseout_sin_tem = out_sin_tem + 1;end if;end if;end process sin;tri:process(clk_tri

30、,rst)beginif clk_trievent and clk_tri=1 thenif rst=0 thenout_tri_tem = 00000000;elseout_tri_tem = out_tri_tem + 1;end if;end if;end process tri;out_sin = out_sin_tem;out_tri = out_tri_tem;end architecture archi_add_gen;相位累加器 VHDL代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity pha_adj isport( pha_word:in std_logic_vect