EDA課程設(shè)計(jì)多功能數(shù)字鐘設(shè)計(jì)

1、河南科技大學(xué)課 程 設(shè) 計(jì) 說(shuō) 明 書(shū)課程名稱 eda課程設(shè)計(jì) 題 目 多功能數(shù)字鐘設(shè)計(jì) 課程設(shè)計(jì)任務(wù)書(shū)課程設(shè)計(jì)名稱 學(xué)生姓名 專業(yè)班級(jí) 設(shè)計(jì)題目 多功能數(shù)字鐘設(shè)計(jì) 一、 課程設(shè)計(jì)目的1、綜合運(yùn)用eda技術(shù)，獨(dú)立完成一個(gè)課題的設(shè)計(jì)，考察運(yùn)用所學(xué)知識(shí)，解決實(shí)際問(wèn)題的能力；2、結(jié)合理論知識(shí)，考察閱讀參考資料、文獻(xiàn)、手冊(cè)的能力；3、進(jìn)一步熟悉eda技術(shù)的開(kāi)發(fā)流程，掌握文件編輯、編譯、仿真、下載驗(yàn)證等環(huán)節(jié)的實(shí)現(xiàn)方法和應(yīng)用技巧；4、鍛煉撰寫(xiě)研究報(bào)告、研究論文的能力；5、通過(guò)本實(shí)踐環(huán)節(jié)，培養(yǎng)科學(xué)和嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)。二、 設(shè)計(jì)內(nèi)容、技術(shù)條件和要求l、能進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)功能，分別由6個(gè)數(shù)碼顯示24小時(shí)、

2、60分鐘的計(jì)數(shù)器顯示。2、能利用實(shí)驗(yàn)系統(tǒng)上的按鈕實(shí)現(xiàn)“校時(shí)”、“校分”功能；（1）按下“sa”鍵時(shí)，計(jì)時(shí)器迅速遞增，并按24小時(shí)循環(huán)；（2）按下“sb”鍵時(shí)，計(jì)時(shí)器迅速遞增，并按59分鐘循環(huán)，并向“時(shí)”進(jìn)位；（3）按下“sc”鍵時(shí)，秒清零；抖動(dòng)的，必須對(duì)其消抖處理。3、能利用揚(yáng)聲器做整點(diǎn)報(bào)時(shí)：（1）當(dāng)計(jì)時(shí)到達(dá)5950”時(shí)開(kāi)始報(bào)時(shí)，頻率可為500hz；計(jì)滿23小時(shí)后回零；計(jì)滿59分鐘后回零。（2）到達(dá)5959”時(shí)為最后一聲整點(diǎn)報(bào)時(shí)，整點(diǎn)報(bào)時(shí)的頻率可定為lkhz。4定時(shí)鬧鐘功能5、用層次化設(shè)計(jì)方法設(shè)計(jì)該電路，用硬件描述語(yǔ)言編寫(xiě)各個(gè)功能模塊。6、報(bào)時(shí)功能。報(bào)時(shí)功能用功能仿真的仿真驗(yàn)證，可通過(guò)觀察有關(guān)

3、波形確認(rèn)電路設(shè)計(jì)是否正確。三、 時(shí)間進(jìn)度安排1周：(1) 完成設(shè)計(jì)準(zhǔn)備，確定實(shí)施方案；(2) 完成電路文件的輸入和編譯；(4) 完成功能仿真。2周：(1) 完成文件至器件的下載，并進(jìn)行硬件驗(yàn)證；(2) 撰寫(xiě)設(shè)計(jì)說(shuō)明書(shū)。四、 主要參考文獻(xiàn)(1)譚會(huì)生、瞿遂春，eda技術(shù)綜合應(yīng)用實(shí)例與分析，西安電子科技大學(xué)出版社，2004(2)曹昕燕、周鳳臣等，eda技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)，清華大學(xué)出版社，2006指導(dǎo)教師簽字： 2010年9月5日多功能數(shù)字鐘設(shè)計(jì)五、 設(shè)計(jì)思路考慮到本次設(shè)計(jì)的多功能數(shù)字鐘的結(jié)構(gòu)比較復(fù)雜，故將其分為若干模塊分層次設(shè)計(jì)，這樣既方便仿真查錯(cuò)，又使得邏輯更加清晰。在各個(gè)模塊都編寫(xiě)完成，并仿真

4、確定功能無(wú)誤后，再將其分別生成圖形模塊。最后通過(guò)頂層圖像將各個(gè)模塊連接成完整電路，下載并實(shí)現(xiàn)設(shè)計(jì)要求。整個(gè)電路可按功能分為四個(gè)模塊，即計(jì)時(shí)模塊，時(shí)間校對(duì)模塊，報(bào)時(shí)模塊和分頻模塊。六、 各模塊設(shè)計(jì)原理1、計(jì)時(shí)模塊（）60進(jìn)制計(jì)數(shù)器計(jì)時(shí)模塊需要兩個(gè)60進(jìn)制計(jì)數(shù)器分別來(lái)充當(dāng)秒計(jì)數(shù)器和分計(jì)數(shù)器。兩者都是用來(lái)完成60進(jìn)制計(jì)數(shù)的功能，但因?yàn)閔z時(shí)鐘信號(hào)從秒計(jì)數(shù)器輸入，可將兩者分開(kāi)設(shè)計(jì)。秒計(jì)數(shù)器cnt60_second：libraryieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60_second isp

5、ort(clk,clr:in std_logic; s1,s0:out std_logic_vector(3 downto 0); co:out std_logic);end cnt60_second;architecture behav of cnt60_second isbeginprocess(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clr=0 then cnt0:=0000;cnt1:=0000;elsif clkevent and clk=1 then if cnt1=0101 and cnt0=1000

6、 then co=1; cnt0:=1001;elsif cnt01001 then cnt0:=cnt0+1;else cnt0:=0000; if cnt10101 then cnt1:=cnt1+1;else cnt1:=0000; co=0;end if;end if;end if;s1=cnt1;s0=cnt0;end process;end behav;分計(jì)數(shù)器cnt60_minute：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60_minute isport

7、(en,clk:in std_logic; min1,min0:out std_logic_vector(3 downto 0); co:out std_logic);end cnt60_minute;architecture behav of cnt60_minute isbeginprocess(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clkevent and clk=1 thenif en=1 then if cnt1=0101 and cnt0=1000 then co=1; cnt0:=1001; els

8、if cnt01001 then cnt0:=cnt0+1;else cnt0:=0000; if cnt10101 then cnt1:=cnt1+1;else cnt1:=0000; co=0;end if;end if;end if;end if;min1=cnt1;min0=cnt0;end process;end behav;（）24進(jìn)制計(jì)數(shù)器時(shí)計(jì)數(shù)器cnt24_hour：libraryieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24_hour isport(en,clk:in

9、std_logic; h1,h0:out std_logic_vector(3 downto 0);end cnt24_hour;architecture behav of cnt24_hour isbeginprocess(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clkevent and clk=1 thenif en=1 then if cnt1=0010 and cnt0=0011 then cnt0:=0000; cnt1:=0000; elsif cnt01001 then cnt0:=cnt0+1;el

10、se cnt0:=0000; cnt1:=cnt1+1; end if;end if;end if;h1=cnt1;h0=cnt0;end process;end behav;2、時(shí)間校對(duì)模塊實(shí)現(xiàn)校對(duì)時(shí)間時(shí)，要使計(jì)數(shù)器快速遞增，按鍵校對(duì)時(shí)間時(shí)，將一個(gè)頻率較高的計(jì)數(shù)脈沖信號(hào)作用于計(jì)數(shù)器，屏蔽正常計(jì)時(shí)的計(jì)數(shù)脈沖信號(hào)。按下校時(shí)鍵，時(shí)位迅速遞增，滿23清0，按下校分鍵，分位迅速遞增，滿59清0，但此時(shí)不產(chǎn)生進(jìn)位，按清0鍵，秒清0。選用脈沖按鍵sa、sb、sc。60進(jìn)制計(jì)數(shù)器60進(jìn)制計(jì)數(shù)器24進(jìn)制計(jì)數(shù)器1hzmuxmux消抖消抖校對(duì)信號(hào)校分校時(shí)分頻校時(shí)脈沖 計(jì)數(shù)器2路選擇器計(jì)時(shí)脈沖消抖sa正常計(jì)時(shí)與校對(duì)

11、時(shí)間的選擇：二選1的多路選擇器21mux具體策略：按鍵輸出接21mux選擇端，正常的計(jì)時(shí)間信號(hào)與校對(duì)所用的信號(hào)分別接21mux兩個(gè)輸入。消除方法：d觸發(fā)器，同步計(jì)數(shù)脈沖。3、報(bào)時(shí)模塊此模塊需要實(shí)現(xiàn)的功能是進(jìn)行整點(diǎn)報(bào)時(shí)以及鬧鐘報(bào)警的控制。揚(yáng)聲器的工作原理是當(dāng)對(duì)其輸入不同頻率信號(hào)時(shí)發(fā)出不同的聲響。本次試驗(yàn)采用兩種頻率，500hz和1000hz。整點(diǎn)報(bào)時(shí)要求當(dāng)達(dá)到59分50秒后連續(xù)響5聲報(bào)警，每次響1秒最后1聲為整點(diǎn)報(bào)時(shí)，使用1000hz，其余4聲使用500hz。鬧鐘報(bào)警使用1000hz。在構(gòu)造體中使用if語(yǔ)句的嵌套對(duì)系統(tǒng)運(yùn)行狀態(tài)進(jìn)行實(shí)時(shí)分析，時(shí)、分、秒模塊的輸出作為本模塊的輸入，判斷當(dāng)前系統(tǒng)狀態(tài)，

12、若為59分時(shí)繼續(xù)判斷秒的，若為50秒時(shí)開(kāi)始進(jìn)行報(bào)時(shí)。鬧鐘報(bào)警應(yīng)該是在最外層的if嵌套中，因?yàn)榇朔N情況一旦發(fā)生必須優(yōu)先考慮，只需將dff4的輸出與現(xiàn)在系統(tǒng)的時(shí)間進(jìn)行比較即可，兩者相等時(shí)觸發(fā)1分鐘的鬧鈴電路。報(bào)時(shí)程序baoshi：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity baoshi isport(m1,m0:in std_logic_vector(3 downto 0); s1,s0:in std_logic_vector(3 downto 0); sig1k:out std_l

13、ogic; sig500:out std_logic);end baoshi;architecture one of baoshi is begin sig500=1when(m1=0101 and m0=1001 and s1=0101 and (s0=0000 or s0=0010 or s0=0100 or s0=0110 or s0=1000)else0; sig1k=1when(m1=0000 and m0=0000 and s1=0000 and s0=0000)else0;end one;4、分頻模塊通過(guò)一個(gè)標(biāo)準(zhǔn)的時(shí)鐘脈沖產(chǎn)生一個(gè)基準(zhǔn)頻率（cp=1khz），利用計(jì)數(shù)器來(lái)進(jìn)行一級(jí)或

14、多級(jí)分頻，生成所需要的各種頻率信號(hào)。分頻的程序fenpin：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fenpin isport(cp:in std_logic; clk:buffer std_logic_vector(9 downto 0); hz512,hz256,hz64,hz4,hz1:out std_logic);end fenpin;architecture one of fenpin is begin process(cp) begin if cpevent and cp=1then if clk=1111111111then clk=0000000000; else clk=clk+1; end if; end if; end process;hz512=clk(0);hz256=clk(1);hz64=clk(3);hz4=clk(7);hz1=clk(9);end one;七、 頂層框圖八、 心得體會(huì)經(jīng)過(guò)兩周eda課程設(shè)計(jì)的學(xué)習(xí)，使我受益匪淺。這不僅增強(qiáng)了我對(duì)eda設(shè)計(jì)的興趣，更掌握了基本的電路設(shè)計(jì)流程、方法以及技巧。具備了這些基本知識(shí)，為今后的自主學(xué)習(xí)奠定了更良好的基礎(chǔ)。在編