EDA課程設(shè)計(jì)基于FPGA的正弦波信號(hào)發(fā)生器的設(shè)計(jì)

1、 題目名稱：基于fpga的正弦信號(hào)發(fā)生器班 級(jí)： 姓 名： 學(xué) 號(hào)： 日 期： 2012/07/06 基于fpga的正弦信號(hào)發(fā)生器設(shè)計(jì)1.1 引言直接數(shù)字頻率合成(digital direct frequency synthesis)是一種比較新穎的頻率合成方法。這個(gè)理論早在20世紀(jì)70年代就被提出，它的基本原理就是利用采樣定理，通過查表法產(chǎn)生波形。1.2 方案比較與確定設(shè)計(jì)要求：利用eda技術(shù)，建立正弦信號(hào)dds產(chǎn)生模型，編寫源程序，達(dá)到頻率輸出范圍1khz-10mhz、頻率步進(jìn)100hz、頻率穩(wěn)定度優(yōu)于10、帶50負(fù)載輸出電壓峰峰值大于1v等要求，完成硬件實(shí)現(xiàn)與測試?！痉桨敢弧?采用分立元

2、件模擬直接合成法。這種方法轉(zhuǎn)換速度快，頻率分辨率高，但其轉(zhuǎn)換量程靠手動(dòng)來實(shí)現(xiàn)，不僅體積大難以集成，而且可靠性和準(zhǔn)確度很難進(jìn)一步提高。【方案二】 采用max038芯片來產(chǎn)生正弦波信號(hào)。該集成塊的輸出波形種類多，頻率覆蓋范圍廣。它采用的是rc充放電振蕩結(jié)構(gòu)。第一，由于模擬器件元件分散性太大，外接的電阻、電容對(duì)參數(shù)的影響很大，因而產(chǎn)生的頻率穩(wěn)定度差，只能達(dá)到。第二，它的頻率控制是通過充放電流的大小來實(shí)現(xiàn)。因而要達(dá)到步進(jìn)100hz，所需的電流變化量非常小，精度要求很高。所以采用max038芯片難以實(shí)現(xiàn)設(shè)計(jì)要求?！痉桨溉?采用鎖相環(huán)合成方法。采用該方案設(shè)計(jì)輸出信號(hào)的頻率可達(dá)到超高頻甚至微波段，且輸出信

3、號(hào)頻譜純度較高。由于鎖相環(huán)技術(shù)是一個(gè)不間斷的負(fù)反饋控制過程，所以該系統(tǒng)輸出的正弦信號(hào)頻率可以維持在一個(gè)穩(wěn)定狀態(tài)，頻率穩(wěn)定度高。但由于它是采取閉環(huán)控制的，系統(tǒng)的輸出頻率改變后，重新達(dá)到穩(wěn)定的時(shí)間也比較長。所以鎖相環(huán)頻率合成器要想同時(shí)得到較高的頻率分辨率和轉(zhuǎn)換率非常困難，頻率轉(zhuǎn)換一般要幾毫秒的時(shí)間1，同時(shí)頻率間隔也不可能做得很小?！痉桨杆摹?采用直接數(shù)字合成器（dds），可用硬件或軟件實(shí)現(xiàn)。即用累加器按頻率要求對(duì)相應(yīng)的相位增量進(jìn)行累加，再以累加相位值作為地址碼，取存放于rom中的波形數(shù)據(jù)，經(jīng)d/a轉(zhuǎn)換，濾波即得到所需波形。以eda技術(shù)為基礎(chǔ)，用fpga實(shí)現(xiàn)dds模型的設(shè)計(jì)。電路的規(guī)模大小和總線寬度

4、可以由設(shè)計(jì)者根據(jù)自己的需要而設(shè)定可將波形數(shù)據(jù)存入fpga的rom中。同時(shí)外部控制邏輯單元也可在fpga中實(shí)現(xiàn)。方法簡單，易于程控，便于集成。用該方法設(shè)計(jì)產(chǎn)生的信號(hào)頻率范圍廣，頻率穩(wěn)定度高，精度高，頻率轉(zhuǎn)換速度快。分析以上四種方案，顯然第四種方案具有更大的優(yōu)越性、靈活性。所以采用方案四進(jìn)行設(shè)計(jì)。2、直接數(shù)字頻率合成技術(shù)（dds）2.1 直接數(shù)字頻率合成的基本結(jié)構(gòu)圖2.1 直接數(shù)字頻率合成的基本結(jié)構(gòu)如圖2.1dds的基本結(jié)構(gòu)圖，從圖中可以看出dds主要由四個(gè)基本部分組：(1)相位累加器；(2)波形rom；(3)d/a轉(zhuǎn)換器；(4)低通濾波器。相位累加器的結(jié)構(gòu)如圖2.2所示圖2.2 相位累加器原理框

5、圖相位累加器是dds的核心部分，它由一個(gè)n位的加法器和n位的寄存器構(gòu)成，通過把上一個(gè)時(shí)鐘的累加結(jié)果反饋回加法器的輸入端實(shí)現(xiàn)累加功能。這里的n是相位累加器的字長，k叫做頻率控制字。每經(jīng)過一個(gè)時(shí)鐘周期，相位累加器的值遞增k。波形rom示意圖如圖2.3所示 圖2.3 波形 rom示意圖當(dāng) rom 地址線上的地址(相位)改變時(shí)，數(shù)據(jù)線上輸出相應(yīng)的量化值(幅度量化序列)。因?yàn)椴ㄐ蝦om的存儲(chǔ)容量有限，相位累加器的字長一般不等于rom地址線的位數(shù),因此在這個(gè)過程當(dāng)中也又會(huì)引入相位截?cái)嗾`差。d/a 轉(zhuǎn)換器將波形rom輸出的幅度量化序列轉(zhuǎn)化成對(duì)應(yīng)的電平輸出，將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。但輸出波形是一個(gè)階梯波形，

6、必須經(jīng)過抗鏡像濾波，濾除輸出波形中的鏡像才能得到一個(gè)平滑的波形?？圭R像濾波器是一個(gè)低通濾波器，要求在輸出信號(hào)的帶寬內(nèi)有較平坦的幅頻特性，在輸出鏡像頻率處有足夠的抑止。根據(jù) dds的基本結(jié)構(gòu)，可以推出以下一些結(jié)論:頻率控制字k唯一地確定一個(gè)單頻模擬余弦信號(hào)的頻率， （2.1）當(dāng)k =1的時(shí)候dds輸出最低頻率為，= （2.2）這就是dds的頻率分辨率，所以，當(dāng)n不斷增加的時(shí)候dds的頻率分辨率可以不斷的提高。d/a轉(zhuǎn)換器的輸出波形相當(dāng)于是一個(gè)連續(xù)平滑波形的采樣，根據(jù)奈奎斯特采樣定律，采樣率必需要大于信號(hào)頻率的兩倍。也就是說d/a轉(zhuǎn)化器的輸出如果要完全恢復(fù)的話，輸出波形的頻率必須小于。一般來說，由

7、于低通濾波器的設(shè)計(jì)不可能達(dá)到理想情況，即低通濾波器總是有一定的過渡帶的，所以輸出頻率還要有一定的余量，一般來說在實(shí)際應(yīng)用當(dāng)中dds的輸出頻率不能超過0.4。 3、基于fpga的正弦信號(hào)發(fā)生器3.1 總體設(shè)計(jì)框圖圖3.1 信號(hào)發(fā)生器結(jié)構(gòu)框圖圖3.1為本次設(shè)計(jì)總體結(jié)構(gòu)框圖，其中相位累加器和波形存儲(chǔ)器構(gòu)成信號(hào)發(fā)生器核 心部分。該部分又與頻率字控制模塊共同構(gòu)成信號(hào)發(fā)生器主模塊。而顯示模塊，d/a轉(zhuǎn)換器和濾波電路則作為信號(hào)發(fā)生器外圍硬件設(shè)計(jì)。下面就分主模塊軟件設(shè)計(jì)和外圍硬件設(shè)計(jì)兩大部分來說明信號(hào)發(fā)生器的設(shè)計(jì)。3.2 主模塊軟件設(shè)計(jì)3.2.1 相位累加器的設(shè)計(jì)圖3.2 相位累加器圖3.2為相位累加器內(nèi)部結(jié)

8、構(gòu)圖，它有一個(gè)n位的全加器和一個(gè)寄存器構(gòu)成。當(dāng)系統(tǒng)時(shí)鐘上升沿到來的時(shí)候，上一個(gè)時(shí)鐘周期的相位值與頻率字的相加值被送入累加寄存器，并輸出高w位至波形存儲(chǔ)器的地址線，同時(shí)相位值又被送回全加器進(jìn)行相位累加。相位累加器流程圖如圖3.3所示 開 始 時(shí)鐘上升沿到？ no yes 相位累加 累加值寄存 高w位輸出 結(jié) 束 圖3.3 相位累加器流程圖設(shè)計(jì)要求輸出頻率范圍為50hz200hz，頻率步進(jìn)為50hz。根據(jù)前面介紹最高輸出一般是系統(tǒng)時(shí)鐘的40%。經(jīng)過計(jì)算，設(shè)計(jì)選用系統(tǒng)時(shí)鐘為40mhz時(shí)能實(shí)現(xiàn)設(shè)計(jì)要求。確定相位累加字長時(shí)，考慮到頻率分辨率要等于或小于頻率步進(jìn)值，而且累加器字長一般為8的整數(shù)倍。由第二章

9、公式2.2計(jì)算后得出符合設(shè)計(jì)要求的累加器字長為n=24。 3.2.2 波形rom的設(shè)計(jì)這個(gè)模塊是一個(gè)相對(duì)簡單的模塊。首先要確定波形rom的地址線位數(shù)和數(shù)據(jù)的字長，根據(jù)噪聲功率的角度看波形rom的地址線位數(shù)應(yīng)該等于或略大于字長。由于設(shè)計(jì)選擇的dac位數(shù)為8，這樣rom的字長很明顯該和dac的字長相一致。而地址線的位數(shù)同樣確定為8位。波形存儲(chǔ)器利用相位累加器輸出的高8位作為地址線來對(duì)其進(jìn)行尋址，最后輸出該相位對(duì)應(yīng)的二進(jìn)制正弦幅值。將得出的結(jié)果轉(zhuǎn)化為8位的二進(jìn)制數(shù)據(jù)，起幅值對(duì)應(yīng)在00000000-11111111區(qū)間內(nèi)。最后利用得到的二進(jìn)制數(shù)據(jù)用vhdl編寫程序?qū)崿F(xiàn)正弦rom的設(shè)計(jì)。圖3.4為正弦波

10、形rom模塊。圖3.4 正弦波形rom3.2.3 頻率控制模塊的設(shè)計(jì)設(shè)計(jì)要求頻率步進(jìn)為50hz，在頻率控制模塊中，增加了4個(gè)附加的頻率步進(jìn)按鈕。分別為最小步進(jìn)（50hz）的1倍、2倍、3倍和4倍即50hz、100hz、150hz和200hz。這樣從大到小地利用頻率步進(jìn)值便可很快地調(diào)到所需要的頻點(diǎn)。由于設(shè)計(jì)要求頻率輸出范圍為50hz-200hz，則k值的最小值為21，最大值為84。設(shè)系統(tǒng)其始和復(fù)位時(shí)k的初值為21，即初始化頻率為50hz。然后再根據(jù)所要輸出的頻率調(diào)整相應(yīng)的步進(jìn)量。圖3.5為vhdl設(shè)計(jì)的頻率控制模塊。 圖3.5為vhdl設(shè)計(jì)的頻率控制模塊3.3 外圍硬件設(shè)計(jì)3.3.1 d/a轉(zhuǎn)換

11、器實(shí)現(xiàn)數(shù)字量轉(zhuǎn)化為模擬信號(hào)的轉(zhuǎn)換電路稱為d/a轉(zhuǎn)換器（dac）。d/a轉(zhuǎn)換器是把數(shù)字量轉(zhuǎn)換成模擬量的線性電路器件，已做成集成芯片。由于實(shí)現(xiàn)這種轉(zhuǎn)換的原理和電路結(jié)構(gòu)及工藝技術(shù)有所不同，因而出現(xiàn)各種各樣的d/a轉(zhuǎn)換器。目前，國外市場已有上百種產(chǎn)品出售，他們?cè)谵D(zhuǎn)換速度、轉(zhuǎn)換精度、分辨率以及使用價(jià)值上都各具特色。 衡量一個(gè)d/a轉(zhuǎn)換器的性能的主要參數(shù)有： （1）分辨率：是指d/a轉(zhuǎn)換器能夠轉(zhuǎn)換的二進(jìn)制數(shù)的位數(shù)，位數(shù)多分辨率也就越高。 （2）轉(zhuǎn)換時(shí)間：指數(shù)字量輸入到完成轉(zhuǎn)換，輸出達(dá)到最終值并穩(wěn)定為止所需的時(shí)間。電流型d/a轉(zhuǎn)換較快，一般在幾ns到幾百ns之間。電壓型d/a轉(zhuǎn)換較慢，取決于運(yùn)算放大器的響應(yīng)

12、時(shí)間。 （3）精度：指d/a轉(zhuǎn)換器實(shí)際輸出電壓與理論值之間的誤差，一般采用數(shù)字量的最低有效位作為衡量單位。 （4）線性度：當(dāng)數(shù)字量變化時(shí)，d/a轉(zhuǎn)換器輸出的模擬量按比例關(guān)系變化的程度。理想的d/a轉(zhuǎn)換器是線性的，但是實(shí)際上是有誤差的，模擬輸出偏離理想輸出的最大值稱為線性誤差。目前，d/a轉(zhuǎn)換器芯片種類較多，對(duì)于一般的使用者而言，只需掌握dac芯片性能及其與計(jì)算機(jī)之間接口的基本要求，就可根據(jù)應(yīng)用系統(tǒng)的要求合理選用dac芯片，并配置適當(dāng)?shù)慕涌陔娐贰?.3.2 濾波及放大電路在由數(shù)字信號(hào)至模擬信號(hào)這一過程轉(zhuǎn)換好以后，得出的信號(hào)仍然是在時(shí)間上離散的點(diǎn)，需要將其用低通濾波器進(jìn)行平滑處理，濾除高次頻率的雜

13、波，得到平滑標(biāo)準(zhǔn)的正弦波。結(jié)束語隨著信息技術(shù)高速發(fā)展，集成電路的大規(guī)模使用，電子系統(tǒng)已經(jīng)進(jìn)入了一個(gè)高速發(fā)展的全新時(shí)段。特別是eda技術(shù)的日趨成熟的今天，通過計(jì)算機(jī)輔助設(shè)計(jì)，可以很好地完成電子設(shè)計(jì)的自動(dòng)化。在設(shè)計(jì)過程中，可根據(jù)需要隨時(shí)改變器件的內(nèi)部邏輯功能和管腳的信號(hào)方式，eda技術(shù)借助于大規(guī)模集成的fpga/cpld和高效的設(shè)計(jì)軟件，用戶不僅可通過直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)行多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度，同時(shí)，這種基于可編程芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性?；赿ds的信號(hào)發(fā)生器是最為理想的信

14、號(hào)產(chǎn)生模型，dds系統(tǒng)有著其他信號(hào)發(fā)生器所無法比擬的優(yōu)勢。今天dds廣泛用于接受機(jī)本振、信號(hào)發(fā)生器、儀器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，尤其適合跳頻無線電通信系統(tǒng)?；趂pga的正弦信號(hào)發(fā)生器結(jié)合了的eda技術(shù)和dds理論，在eda技術(shù)高速、高效、高可靠性的前提下得到了更優(yōu)的設(shè)計(jì)效果。但是系統(tǒng)的功能還沒有得到完全利用，由于dds技術(shù)是利用查表法來產(chǎn)生波形的，則在基于fpga設(shè)計(jì)時(shí)只要把rom改成ram變可實(shí)現(xiàn)任意波形的產(chǎn)生。參考文獻(xiàn)1 張玉興. dds高穩(wěn)高純頻譜頻率源技術(shù)j. 系統(tǒng)工程與電子技術(shù). 1997（2）24-282 馮 程. 用直接數(shù)字頻率合成器產(chǎn)生正弦波j. 華中科技大學(xué)本科生論文. 2

15、003. 7-273 周國富. 利用fpga實(shí)現(xiàn)dds專用集成電路j. 電子技術(shù)應(yīng)用. no.2.1998. 18-20波形截圖：50hz100hz150hz200hz程序vhdl代碼：-頂層模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity sin256 isport(clk : in std_logic; rst : in std_logic; set : in std_logic_vector(1 downto 0);-

16、設(shè)置頻率 q : out std_logic_vector(7 downto 0) );end sin256;architecture behavioral of sin256 is component adder port(a,b : in std_logic_vector(23 downto 0); c : out std_logic_vector(23 downto 0) ); end component; component d port(clk : in std_logic; rst : in std_logic; d : in std_logic_vector(23 downto

17、0); q : out std_logic_vector(23 downto 0) ); end component; component sin_rom8_8 port(adder:in std_logic_vector(7 downto 0); daout:out std_logic_vector(7 downto 0); end component; component setkp port(set : in std_logic_vector(1 downto 0); k : out std_logic_vector(23 downto 0); p : out std_logic_vec

18、tor(23 downto 0) ); end component; signal k,p : std_logic_vector(23 downto 0); signal tmp1,tmp2,tmp3 : std_logic_vector(23 downto 0);begin setk : setkp port map(set,k,p); add1: adder port map(k,tmp2,tmp1); d1 : d port map(clk,rst,tmp1,tmp2); add2: adder port map(tmp2,p,tmp3); sin_rom: sin_rom8_8 por

19、t map(tmp3(23 downto 16),q);end behavioral;-頻率控制模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity setkp isport(set : in std_logic_vector(1 downto 0); k : out std_logic_vector(23 downto 0); p : out std_logic_vector(23 downto 0) );end setkp;

20、architecture behavioral of setkp isbegin process(set) begin case set is when 00=kkkkk=000000000000000000010101; end case;end process; p=000000000000000000000000;end behavioral;-相位累加模塊，由加法器和d觸發(fā)器組成-加法器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all

21、;entity adder isport(a,b : in std_logic_vector(23 downto 0); c : out std_logic_vector(23 downto 0) );end adder;architecture behavioral of adder isbegin c=a+b;end behavioral;-d觸發(fā)器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity d isport(clk

22、: in std_logic; rst : in std_logic; d : in std_logic_vector(23 downto 0); q : out std_logic_vector(23 downto 0) );end d;architecture behavioral of d isbegin process(clk,rst) begin if rst=1 then q0); elsif clkevent and clk=1 then qdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaout