第四章 主存儲器

1、第四章第四章 主存儲器主存儲器 第一節(jié)第一節(jié) 存儲器概論存儲器概論 第二節(jié)第二節(jié) 主存儲器主存儲器 第三節(jié)第三節(jié) 存貯器的組成與控制存貯器的組成與控制 第四節(jié)第四節(jié) 多體交叉存貯器多體交叉存貯器 本章要求本章要求 掌握掌握主存儲器的分類、工作原理、組成方主存儲器的分類、工作原理、組成方 式以及與其他部件（如式以及與其他部件（如CPUCPU）的聯(lián)系的聯(lián)系; ;掌握掌握高速高速 緩沖存儲器、磁表面存儲器等的基本組成和工緩沖存儲器、磁表面存儲器等的基本組成和工 作原理作原理; ;具有具有運用相同類型或不同類型存儲器運用相同類型或不同類型存儲器 構建具有層次結構的存儲器系統(tǒng)的構建具有層次結構的存儲器系

2、統(tǒng)的能力能力。 第一節(jié)第一節(jié) 存儲器概論存儲器概論 是計算機系統(tǒng)中的記憶部件是計算機系統(tǒng)中的記憶部件, ,用來存放程用來存放程 序和數據。序和數據。 v存儲器的功能存儲器的功能 隨著超大規(guī)模集成電路設計與制作技術的飛隨著超大規(guī)模集成電路設計與制作技術的飛 速發(fā)展，使速發(fā)展，使CPUCPU速度變得驚人的高，而存貯器的取速度變得驚人的高，而存貯器的取 數和存數的速度很難與之適配，這使得計算機的數和存數的速度很難與之適配，這使得計算機的 運行速度很大程度上受制于存儲器速度。運行速度很大程度上受制于存儲器速度。 v存儲器與存儲器與CPUCPU的速度差異的速度差異 如何解決？如何解決？ 后面介紹。后面介

3、紹。 4 v以存儲器為中心的理由以存儲器為中心的理由 計算機系統(tǒng)中輸入輸出設備數量增多，通過運計算機系統(tǒng)中輸入輸出設備數量增多，通過運 算器實現存儲器與輸入輸出設備之間的數據交算器實現存儲器與輸入輸出設備之間的數據交 換，將大大加重運算器的負擔；換，將大大加重運算器的負擔； 共享存儲器的多處理機的出現，利用存儲器存共享存儲器的多處理機的出現，利用存儲器存 放共享數據，并實現處理機之間的通信，更加放共享數據，并實現處理機之間的通信，更加 強了存儲器作為全機中心的作用。強了存儲器作為全機中心的作用。 計算機正在執(zhí)行的程序和數據均存在存儲器中。計算機正在執(zhí)行的程序和數據均存在存儲器中。 傳統(tǒng)計算機由

4、傳統(tǒng)計算機由“三器兩備三器兩備”組成組成, ,以運算器為以運算器為 中心中心, ,而現代計算機均以存儲器為中心。而現代計算機均以存儲器為中心。 5 v存儲器分類存儲器分類 按存儲介質分類按存儲介質分類: : 雙極性半導體存儲器雙極性半導體存儲器速度快速度快; ;MOSMOS半導體存半導體存 儲器儲器集成度高集成度高, ,制造簡單制造簡單, ,成本低成本低, ,功耗小。功耗小。 q半導體存儲器半導體存儲器 雙極性半導體存儲器雙極性半導體存儲器 MOSMOS半導體存儲器半導體存儲器 存儲器的種類繁多存儲器的種類繁多, ,從不同角度對存儲器可作從不同角度對存儲器可作 不同的分類。不同的分類。 q磁表

5、面存儲器磁表面存儲器 磁表面存儲器是在金屬或塑料基體的表面上磁表面存儲器是在金屬或塑料基體的表面上 涂一層磁性材料作為記錄介質，工作時磁層隨載涂一層磁性材料作為記錄介質，工作時磁層隨載 體高速運轉，用磁頭在磁層上進行讀寫操作。體高速運轉，用磁頭在磁層上進行讀寫操作。 按載磁體形狀的不同分為：按載磁體形狀的不同分為： 磁盤、磁帶和磁鼓磁盤、磁帶和磁鼓。 q光盤存儲器光盤存儲器 光盤存儲器是應用激光在記錄介質上進行讀光盤存儲器是應用激光在記錄介質上進行讀 寫的存儲器。其特點寫的存儲器。其特點是非易失性、記錄密度高、是非易失性、記錄密度高、 耐用性好、可靠性高和可互性強。耐用性好、可靠性高和可互性強

6、。 7 p隨機存儲器隨機存儲器RAMRAM（Random Access MemoryRandom Access Memory） 按存取方式分類按存取方式分類 特點特點是任何一個存儲單元的內容均可隨機存取，是任何一個存儲單元的內容均可隨機存取， 而且存取時間與存儲單元的物理位置無關，而且存取時間與存儲單元的物理位置無關，它們它們 存儲的內容斷電則消失故稱為易失性存儲器存儲的內容斷電則消失故稱為易失性存儲器。 根據其存儲信息原理的不同又分為根據其存儲信息原理的不同又分為 靜態(tài)靜態(tài)RAMRAM（以觸發(fā)器原理寄存信息）以觸發(fā)器原理寄存信息） 動態(tài)動態(tài)DRAMDRAM（以電容充放電原理寄存信息）（以電容

7、充放電原理寄存信息） 8 p只讀存儲器（只讀存儲器（ROM） 特點特點是只能對其內容讀出，不能對其寫入是只能對其內容讀出，不能對其寫入 的存儲器。的存儲器。其內容斷電也不消失故稱為非易失其內容斷電也不消失故稱為非易失 性存儲器。性存儲器。通常用于存放固定不變的程序、常通常用于存放固定不變的程序、常 數、漢字庫以及系統(tǒng)核心程序等。數、漢字庫以及系統(tǒng)核心程序等。 根據制作工藝的不同根據制作工藝的不同ROMROM分為：分為： MROMMROM，PROMPROM，EPROMEPROM，EEPROMEEPROM，Flash MemoryFlash Memory p串行訪問存儲器串行訪問存儲器 特點特點是

8、對存儲單元進行讀寫操作時，需按是對存儲單元進行讀寫操作時，需按 其物理位置的先后順序尋找地址。如串行半導其物理位置的先后順序尋找地址。如串行半導 體存器、磁帶等。體存器、磁帶等。 9 q主存儲器主存儲器 按按在計算機中的作用分在計算機中的作用分 主要特點：主要特點：可直接和可直接和CPUCPU交換信息。交換信息。 q輔助存儲器輔助存儲器 主要特點：主要特點：主存儲器的后援存儲器，用來主存儲器的后援存儲器，用來 存放當前暫時不用的程序和數據，不能直接存放當前暫時不用的程序和數據，不能直接 和和CPUCPU交換信息。交換信息。 主存比輔存速度快、容量小、位價格高。主存比輔存速度快、容量小、位價格高

9、。 q高速緩沖存儲器高速緩沖存儲器Cache 主要特點：主要特點：存取速度快，容量小，存儲控制存取速度快，容量小，存儲控制 和管理由硬件實現，用于兩個速度不同部件和管理由硬件實現，用于兩個速度不同部件 間的緩沖。間的緩沖。 10 速度、容量、價格速度、容量、價格三者難以統(tǒng)一，一般情況三者難以統(tǒng)一，一般情況 下速度越高，位價就越高；容量越大，位價下速度越高，位價就越高；容量越大，位價 越低；容量越大，速度必然越低。越低；容量越大，速度必然越低。 存儲器的層次結構存儲器的層次結構 訪存局部性訪存局部性 時間局部性時間局部性 空間局部性空間局部性 Cache 主存儲器主存儲器 輔助存儲器輔助存儲器

10、價價 格格 速速 度度 11 第二節(jié)第二節(jié) 主存儲器主存儲器 CPUCPU運行處理的程序和數據存放在主存儲器中，運行處理的程序和數據存放在主存儲器中， 因此主存速度要快，主存主要采用半導體材料。因此主存速度要快，主存主要采用半導體材料。 主存儲器的主要技術指標主存儲器的主要技術指標 速度速度( (存取時間、存儲周期存取時間、存儲周期) )、容量、價格。、容量、價格。 存儲容量：存儲容量：能夠存放信息的總量，通常以字節(jié)能夠存放信息的總量，通常以字節(jié) (Byte)(Byte)為單位。為單位。B B、KBKB、MBMB、GBGB、TBTB。 存取時間：存取時間：從啟動一次存儲器操作（讀或寫）從啟動一

11、次存儲器操作（讀或寫） 到完成該操作所經歷的時間。到完成該操作所經歷的時間。 存儲周期：存儲周期：連續(xù)啟動兩次獨立的存儲器操作所連續(xù)啟動兩次獨立的存儲器操作所 需要的最短時間間隔。需要的最短時間間隔。 存儲器的價格：存儲器的價格：通常以每位價格來衡量通常以每位價格來衡量 12 其它技術指標其它技術指標 可靠性、存儲密度、功耗、物理尺寸可靠性、存儲密度、功耗、物理尺寸( (集成度集成度) ) 主存儲器與主存儲器與CPU的連接的連接 CPU ARDR 主存儲器主存儲器 Kn 地址總線地址總線AB 數據總線數據總線DB 控制總線控制總線CB R/W Ready 連接由總線支持，連接由總線支持， 包括

12、包括DBDB、ABAB、CBCB 主主存儲器的基本操作存儲器的基本操作 CPU等待從主存發(fā)來的回答信號，通知等待從主存發(fā)來的回答信號，通知CPU“讀讀”操作操作 完成完成 p主存通過主存通過Ready線回答，為線回答，為“1”時表明存儲地址的內時表明存儲地址的內 容已讀出，并放在數據總線上，可送人容已讀出，并放在數據總線上，可送人DR CPU ARDR 主存儲器主存儲器 Kn 地址總線地址總線AB 數據總線數據總線DB 控制總線控制總線CB R/W Ready CPU將地址送將地址送AR， 經經AB送往主存，送往主存， CPU經經CB發(fā)發(fā)“讀讀” 請求請求 讀操作讀操作 寫操作寫操作 讀操作過

13、程讀操作過程 CPU ARDR 主存儲器主存儲器 Kn 地址總線地址總線AB 數據總線數據總線DB 控制總線控制總線CB R/W Ready CPU字地址送到字地址送到AR， 經經AB送主存，送主存，CPU將將 字送字送DR，并送，并送DB， CPU發(fā)出發(fā)出“寫寫”命令命令 寫操作過程寫操作過程 CPU等待從主存儲器發(fā)來的回答信號，通知等待從主存儲器發(fā)來的回答信號，通知 CPU“寫寫”操作完成操作完成 p主存從主存從DB接收到信息字并按接收到信息字并按AB指定地址存儲，并指定地址存儲，并 經經Ready控制線發(fā)回寫操作完成信號控制線發(fā)回寫操作完成信號 讀讀/寫寫存儲器存儲器 p其存儲的內容斷電

14、則消失故稱為其存儲的內容斷電則消失故稱為易失性易失性存儲器存儲器 p按帶電工作時，能否長時間保存信息又分為按帶電工作時，能否長時間保存信息又分為 u靜態(tài)隨機存儲器（靜態(tài)隨機存儲器（SRAM） 利用觸發(fā)器保存信息利用觸發(fā)器保存信息 u動態(tài)隨機存儲器（動態(tài)隨機存儲器（DRAM） 利用利用MOS電容存儲電荷來保存信息電容存儲電荷來保存信息 隨機讀寫存儲器（隨機讀寫存儲器（RAM） 1.1. 靜態(tài)存儲器單元靜態(tài)存儲器單元 單元電路單元電路T1T6管組成，管組成，T1T4組成兩個反相器，組成兩個反相器， 兩個反相器兩個反相器交叉耦合連接，組成一個觸發(fā)器交叉耦合連接，組成一個觸發(fā)器 T3/T4管為負載管管

15、為負載管 T5/T6管管 ：控制觸發(fā)器與位線的接通控制觸發(fā)器與位線的接通 VDD T3 T1 T4 T2 T5 T6 字（行）選擇線 位線2 A B VGG VSS 位線1 A. 靜態(tài)存儲器（靜態(tài)存儲器（SRAM） VDD T3 T1 T4 T2 T5 T6 字（行）選擇線 位線2 A B VGG VSS 位線1 字選擇線輸入高電平，單元字選擇線輸入高電平，單元T5、T6選通，位線選通，位線1和位和位 線線2接高電位，若原存儲的是接高電位，若原存儲的是“1”態(tài)（態(tài)（T1導通，導通，T2 截止截止)，就有電流自位線，就有電流自位線1經經T5流向流向T1，在位線，在位線1上產上產 生一個負脈沖。因

16、生一個負脈沖。因T2截止，位線截止，位線2不產生負脈沖。不產生負脈沖。 為為0態(tài)時，態(tài)時，T1截止，截止，T2導通，與上述情況相反導通，與上述情況相反 哪一位線上出現負脈沖來判定讀的是哪一位線上出現負脈沖來判定讀的是“1”或或“0” 靜態(tài)存儲器單元讀靜態(tài)存儲器單元讀 VDD T3 T1 T4 T2 T5 T6 字（行）選擇線 位線2 A B VGG VSS 位線1 字選擇線輸入高電平，單元字選擇線輸入高電平，單元T5、T6選通。選通。 位線位線1、位線、位線2分別送高電平和低電平，或相反，分別送高電平和低電平，或相反， 便可迫使觸發(fā)器狀態(tài)發(fā)生變化，從而把便可迫使觸發(fā)器狀態(tài)發(fā)生變化，從而把“1”

17、或或 “0”信息寫入。信息寫入。 靜態(tài)存儲器單元寫靜態(tài)存儲器單元寫 2. 161位靜態(tài)存儲器組成位靜態(tài)存儲器組成 Y Y 譯譯 碼碼 器器 位線位線2 2 V VDD DD T3T3 T1T1 T4T4 T2T2 T5T5T6T6 V VGG GG V VSS SS T7T7T8T8 位線位線1 1 字（行）選擇線字（行）選擇線 V VDD DD T3T3 T1T1 T4T4 T2T2 T5T5T6T6 V VGG GG V VSS SS T7T7 T8T8 位線位線1 1 位線位線2 2 位線位線2 2 V VDD DD T3T3 T1T1 T4T4 T2T2 T5T5T6T6 V VGG

18、GG V VSS SS T7T7 T8T8 位線位線1 1 V VDD DD T3T3 T1T1 T4T4 T2T2 T5T5T6T6 V VGG GG V VSS SS T7T7T8T8 位線位線1 1 位線位線2 2 列選擇線列選擇線 0 03 3 A A2 2 A A3 3 寫入寫入 電路電路 讀出讀出 放大放大 DIN DOUT /WE X X 譯譯 碼碼 器器 A A0 0 A A1 1 0 0 3 3 行行 地地 址址 數數 據據 控控 制制 列列 地地 址址 存儲單元陣列存儲單元陣列 存儲單元陣列存儲單元陣列 存儲單元陣列存儲單元陣列 行行 地地 址址 譯譯 碼碼 行行 選選 擇

19、擇 驅驅 動動 存儲單元陣列存儲單元陣列 列列I/O電路電路 列選擇驅動列選擇驅動 列地址譯碼列地址譯碼 數據數據 驅動驅動 控制控制 電路電路 地址碼分兩組地址碼分兩組 前一半經行地址譯碼前一半經行地址譯碼 器和驅動器選擇存儲器和驅動器選擇存儲 陣列的某一行陣列的某一行 后一半經列地址譯碼后一半經列地址譯碼 器和驅動器選擇存儲器和驅動器選擇存儲 陣列的某一列讀寫電陣列的某一列讀寫電 路，再通過控制電路路，再通過控制電路 與數據輸入、輸出端與數據輸入、輸出端 相連相連 控制信號：寫允許控制信號：寫允許 WE#、片選、片選CS# 片選有效時，片選有效時，WE#為為 低則寫，否則為讀低則寫，否則為

20、讀 存儲器芯片存儲器芯片 3. 靜態(tài)存儲器（靜態(tài)存儲器（SRAM）讀寫時序讀寫時序 靜態(tài)存儲器的控制信號、地址信號、數據信號靜態(tài)存儲器的控制信號、地址信號、數據信號 在時間配合上有一定要求在時間配合上有一定要求 （1）SRAM讀周期時序讀周期時序 有兩種：有兩種： u片選信號先建立片選信號先建立 u地址信號先建立地址信號先建立 Adr CS DOUT 地址地址 建立建立 地址地址 失效失效 數據有效數據有效 數據線數據線 輸出高阻輸出高阻 下一地下一地 址建立址建立 taAdr 地址讀數時間地址讀數時間 taAdr 讀周期讀周期tRC WE 片選信號先建立片選信號先建立 片選信號后建立片選信號

21、后建立 Adr CS DOUT 地址地址 建立建立 數據有效數據有效 t T WE DOUT CS Adr DIN WE 地址對寫允地址對寫允 許建立時間許建立時間 tsu Adr Adr th地址對寫允地址對寫允 許保持時間許保持時間 th DIN 數據對寫允數據對寫允 許保持時間許保持時間 tsu DIN 數據對寫允數據對寫允 許建立時間許建立時間 tsu CS 片選對寫控片選對寫控 制建立時間制建立時間 th CS 片選對寫控片選對寫控 制保持時間制保持時間 寫周期寫周期tWC tW WE 最小寫允許寬度最小寫允許寬度 （2）SRAM寫周期時序寫周期時序 B. 動態(tài)存儲器（動態(tài)存儲器（D

22、RAM） VDD 預充電預充電 信號信號 T3 T2 T4 T1 寫數據線寫數據線 讀數據線讀數據線 寫寫 入入 選擇線選擇線 讀讀 出出 選擇線選擇線 Cg 預充電信號為高，預充電信號為高，T4導通，導通， 讀出數據線為高讀出數據線為高 讀出選擇線為高，讀出選擇線為高，T3導通：導通： p若若Cg上儲存有電荷，上儲存有電荷，T2導導 通，讀出數據線通過通，讀出數據線通過T3 、 T2接地，讀出電壓為低接地，讀出電壓為低 電平電平 p若若Cg上無電荷，上無電荷，T2截止，截止， 讀出數據線電壓無變化讀出數據線電壓無變化 讀出讀出 由讀出數據線的電平高低判斷由讀出數據線的電平高低判斷“1”或或“

23、0” 1. DRAM三管存儲單元電路三管存儲單元電路 1. DRAM三管存儲單元電路三管存儲單元電路 在寫數據線上加上寫入信在寫數據線上加上寫入信 號：高或低號：高或低 寫入選擇線為高，寫入選擇線為高，T1導通：導通： p若寫入若寫入“1”，對，對Cg充電充電 p若寫入若寫入“0”，對，對Cg放電放電 寫入寫入 優(yōu)點：電路穩(wěn)定優(yōu)點：電路穩(wěn)定 缺點：布線復雜，元件較多，不利于大容量集成缺點：布線復雜，元件較多，不利于大容量集成 保持：保持：寫入選擇線為低，寫入選擇線為低， T1截止，截止，Cg電壓保持不變電壓保持不變 VDD 預充電預充電 信號信號 T3 T2 T4 T1 寫數據線寫數據線 讀數

24、據線讀數據線 寫寫 入入 選擇線選擇線 讀讀 出出 選擇線選擇線 Cg 27 2. DRAM單單管存儲單元電路管存儲單元電路 單元電路由一個晶體管單元電路由一個晶體管T和一個和一個 與與T的源極的源極S相連的相連的MOS電容電容Cs組組 成成 保持狀態(tài)保持狀態(tài) 字線字線W為為0，T截止，切斷了電截止，切斷了電 容容CS的通路，既不充電也不放電，的通路，既不充電也不放電， 保持原來的狀態(tài)不變保持原來的狀態(tài)不變 電容電容C上有無電荷分別表示上有無電荷分別表示1和和0 外部只設置一條字線和一條數據外部只設置一條字線和一條數據 線，字線起地址選擇作用線，字線起地址選擇作用 VSS DS G 字線字線W

25、 T CS VS 數數 據據 線線 CD 位線位線 28 DRAM單管存儲單元寫單管存儲單元寫 字線字線W作用高電平，晶體管作用高電平，晶體管T導導 通通 寫入寫入 “1”:數據線數據線D加高電位，加高電位， 則數據線上的高電位通過則數據線上的高電位通過T對對CS 充電，充電，VS為高電平，即寫入為高電平，即寫入 “1” 2. DRAM單單管存儲單元電路管存儲單元電路 VSS DS G 字線字線W T CS VS 數數 據據 線線 CD 位線位線 寫入寫入“0”:數據線數據線D加低電位，加低電位， 數據線上的低電數據線上的低電 位通過位通過T與與CS連連通，電容放電，使通，電容放電，使VS變?yōu)?/p>

26、低電平，變?yōu)榈碗娖剑?即寫入即寫入“0” 29 DRAM單管存儲單元讀單管存儲單元讀 字線字線W作用高電平，晶體管作用高電平，晶體管T導導 通通 原存原存“0”，CS上無電荷，上無電荷，VS為低為低 電位，通過電位，通過T與數據線連通，也與數據線連通，也 為低電位，表示讀出為低電位，表示讀出“0” 2. DRAM單單管存儲單元電路管存儲單元電路 VSS DS G 字線字線W T CS VS 數數 據據 線線 CD 位線位線 p原存原存“1”，CS上上有電荷，有電荷， VS為高電位，通過為高電位，通過T讀讀 到數據線上，數據線為高電位，表示到數據線上，數據線為高電位，表示 讀出讀出“1” 30

27、優(yōu)缺點優(yōu)缺點 2. DRAM單單管存儲單元電路管存儲單元電路 VSS DS G 字線字線W T CS VS 數數 據據 線線 CD 位線位線 u優(yōu)點優(yōu)點 p線路簡單、集成度高、功耗低、線路簡單、集成度高、功耗低、 價格便宜價格便宜 p需要刷新需要刷新/再生電路再生電路 u讀出時讀出時CS要放電要放電 u漏電阻的存在，隨著時間的漏電阻的存在，隨著時間的 推移，推移，CS上電荷會漏失上電荷會漏失 p需要高靈敏度的讀放需要高靈敏度的讀放 u讀出信號非常微弱讀出信號非常微弱 u缺點缺點 31 3. 16K1位動態(tài)存儲器組成位動態(tài)存儲器組成 為什么分行、為什么分行、 列地址？列地址？ 地址分兩次輸入，先

28、送行地址，后送列地址，行地地址分兩次輸入，先送行地址，后送列地址，行地 址由址由RAS#輸入，列地址由輸入，列地址由CAS#輸入輸入 讀出放大器由對稱觸發(fā)器構成，每列一個，共讀出放大器由對稱觸發(fā)器構成，每列一個，共 128個，讀放兩邊各連個，讀放兩邊各連64個存儲單元，構成對稱個存儲單元，構成對稱 分布分布 采用多字一位結構，存儲矩陣由采用多字一位結構，存儲矩陣由2個個64 128陣列組陣列組 成，存儲單元采用單管電路，由行、列地址譯碼驅成，存儲單元采用單管電路，由行、列地址譯碼驅 動，動，1次讀寫次讀寫1個單元個單元 3. 16K1位動態(tài)存儲器組成位動態(tài)存儲器組成 何謂刷新：何謂刷新：由于電

29、容漏電阻的存在，電容上的電荷不由于電容漏電阻的存在，電容上的電荷不 可能長久保存，需要定期地對電容充電，以補充泄漏可能長久保存，需要定期地對電容充電，以補充泄漏 恢復原來的電荷，這一充電過程稱為再生恢復原來的電荷，這一充電過程稱為再生（刷新）（刷新） 實現方法：實現方法：利用利用“讀出讀出”方式進行刷新方式進行刷新 讀出時，讀出放大器又使相應存儲單元的存儲信息讀出時，讀出放大器又使相應存儲單元的存儲信息 自動恢復自動恢復 由于每一列均有一個讀出放大器，故刷新時，每次由于每一列均有一個讀出放大器，故刷新時，每次 可刷新一行，依次選擇行，當把所有行全部讀出一可刷新一行，依次選擇行，當把所有行全部讀

30、出一 遍，就完成了對整個存儲器的刷新遍，就完成了對整個存儲器的刷新 刷新間隔時間：刷新間隔時間：對于對于DRAM，再生一般應在小于或等，再生一般應在小于或等 于于2ms的時間內進行一次的時間內進行一次 4. 動態(tài)存儲器再生動態(tài)存儲器再生/刷新刷新 為什么為什么 RAS#RAS#、CAS#CAS#與地址的時序關系與地址的時序關系 5. 動態(tài)存儲器操作時序動態(tài)存儲器操作時序 由由RAS#下沿把行地址打入行地址下沿把行地址打入行地址鎖存器，鎖存器，CAS#下沿把下沿把 列地址打入列地址鎖存器，列地址打入列地址鎖存器，CAS#下降沿滯后下降沿滯后RAS #下降沿下降沿 RAS#、CAS#的正、負電平寬

31、度應分別大于手冊規(guī)定值的正、負電平寬度應分別大于手冊規(guī)定值 滿足此要求，滿足此要求，CAS#的上升沿可在的上升沿可在RAS#的正電平也可的正電平也可 在在RAS#的負電平期間發(fā)生的負電平期間發(fā)生 行地址對行地址對RAS#的下降沿以及列地址對的下降沿以及列地址對CAS#的下降沿，的下降沿， 均應有足夠的地址建立時間和地址保持時間均應有足夠的地址建立時間和地址保持時間 5. 動態(tài)存儲器操作時序動態(tài)存儲器操作時序 讀工作方式讀工作方式 t cRD是讀工作周期，指完成一次是讀工作周期，指完成一次“讀讀”所需的最小時間所需的最小時間 確保正常讀出，確保正常讀出，WE#=1應在列地址送入前應在列地址送入前

32、(即即CAS#下降下降 沿到來前沿到來前)建立，在建立，在CAS#上升沿到來后撤除上升沿到來后撤除 5. 動態(tài)存儲器操作時序動態(tài)存儲器操作時序 寫工作方式寫工作方式 tcWR寫工作周期，指完成一次寫工作周期，指完成一次“寫寫”所需的最小時間所需的最小時間 WE#=0在在CAS#下沿之前建立，在下沿之前建立，在CAS#下沿之后撤除下沿之后撤除 WE#=0以及以及DIN的建立時間和保持時間都是相對于的建立時間和保持時間都是相對于CAS# 的下降沿；的下降沿； WE#的負電平應有足夠的寬度的負電平應有足夠的寬度 寫過程中寫過程中DOUT 保持高阻態(tài)保持高阻態(tài) 5. 動態(tài)存儲器操作時序動態(tài)存儲器操作時

33、序 頁面工作方式頁面工作方式 當當RAS#下降沿到來后，鎖存行地址，然后保持下降沿到來后，鎖存行地址，然后保持RAS#=0； 在在RAS#=0期間不斷變化列地址和期間不斷變化列地址和CAS#，便可對某一行便可對某一行 的所有單元連續(xù)地進行讀的所有單元連續(xù)地進行讀/寫寫 頁面工作方式：頁面讀、頁面寫、頁面讀頁面工作方式：頁面讀、頁面寫、頁面讀-改寫改寫 優(yōu)點：速度快，功耗小優(yōu)點：速度快，功耗小 p一次行地址，多個一次行地址，多個CAS周期，節(jié)省了時間和功耗周期，節(jié)省了時間和功耗 5. 動態(tài)存儲器操作時序動態(tài)存儲器操作時序 刷新工作方式刷新工作方式 DRAM的刷新間隔一般是的刷新間隔一般是2ms

34、為保證為保證2ms內所有單元都能刷新到，則要求每次內所有單元都能刷新到，則要求每次 刷新操作的間隔刷新操作的間隔（2ms/存儲陣列的行數）存儲陣列的行數） 進行刷新時，先送行地址，接著送來進行刷新時，先送行地址，接著送來RAS#信號，信號， 則對指定行的所有單元進行刷新則對指定行的所有單元進行刷新 刷新時，數據線呈高阻態(tài)刷新時，數據線呈高阻態(tài) 40 DRAMDRAM研制與發(fā)展研制與發(fā)展 增強型增強型DRAMDRAM（EDRAMEDRAM） 通過改進通過改進CMOSCMOS制造工藝，加速晶體管開關速度，制造工藝，加速晶體管開關速度， 使使EDRAMEDRAM的存取時間和周期比普通的存取時間和周期

35、比普通DRAMDRAM減少一半，且減少一半，且 在在EDRAMEDRAM芯片上還集成了小容量的芯片上還集成了小容量的SRAM cacheSRAM cache。 Cache DRAMCache DRAM（CDRAMCDRAM） 與與EDRAMEDRAM相似，主要差別是相似，主要差別是SRAM cacheSRAM cache的容量的容量 不同不同, ,CDRAMCDRAM較大，使用它作為主存較大，使用它作為主存, ,可不設第二級可不設第二級 cachecache, ,第一級在處理器片內第一級在處理器片內。 擴充數據輸出擴充數據輸出EDOEDO（extended data outextended d

36、ata out），）， 在完成當前內存周期前即可開始下一內存周期的在完成當前內存周期前即可開始下一內存周期的 操作，因此能提高數據帶寬或傳輸率。操作，因此能提高數據帶寬或傳輸率。 EDO DRAMEDO DRAM 同步同步DRAM (synchronization dynamic RAM) 讀寫周期（讀寫周期（1010nsns15ns15ns）比比EDO DRAMEDO DRAM （20ns20ns30ns30ns）快，已被廣泛應用?？欤驯粡V泛應用。 典型的典型的DRAMDRAM是異步工作的，處理器送地址和是異步工作的，處理器送地址和 控制信號到存儲器后，等待存儲器進行內部操作控制信號到存儲

37、器后，等待存儲器進行內部操作 （選擇行線和列線讀出信號放大并送輸出緩沖器（選擇行線和列線讀出信號放大并送輸出緩沖器 等）等） ，而，而SDRAMSDRAM與處理器之間的數據傳送是同步與處理器之間的數據傳送是同步 的，在系統(tǒng)時鐘控制下，處理器送地址和控制命的，在系統(tǒng)時鐘控制下，處理器送地址和控制命 令到令到SDRAMSDRAM后，在經過已知一定數量的時鐘周期后，后，在經過已知一定數量的時鐘周期后， SDRAMSDRAM完成讀或寫的內部操作。在此期間，處理器完成讀或寫的內部操作。在此期間，處理器 可以去進行其他工作，而不必等待?？梢匀ミM行其他工作，而不必等待。 SDRAMSDRAM采用成組傳送方式

38、，對順序傳送大量數采用成組傳送方式，對順序傳送大量數 據特別有效。據特別有效。 Rambus DRAM(RDRAM) 由由RambusRambus公司開發(fā)，與公司開發(fā)，與CPUCPU之間傳送數據通過專之間傳送數據通過專 用的用的RDRAMRDRAM總線進行，且不用通常的總線進行，且不用通常的RASRAS、CASCAS、WEWE 和和CECE信號。采取信號。采取異步成組數據傳輸協(xié)議異步成組數據傳輸協(xié)議，在開始傳，在開始傳 送時需要較大存取時間送時需要較大存取時間，以后可達到以后可達到500500MbMbS S的傳的傳 輸率。輸率。RambusRambus得到得到 IntelIntel公司的支持，

39、其高檔的公司的支持，其高檔的 Pentium IIIPentium III處理器采用處理器采用 Rambus DRAMRambus DRAM結構。結構。 將整個將整個DRAM系統(tǒng)集成在一個芯片內，包括存系統(tǒng)集成在一個芯片內，包括存 儲單元陣列、刷新邏輯、控制邏輯及時序等。片內儲單元陣列、刷新邏輯、控制邏輯及時序等。片內 還附加有測試電路。還附加有測試電路。 集成隨機存儲器（集成隨機存儲器（IRAM） 6. DRAM與與SRAM比較比較 優(yōu)點優(yōu)點 DRAM使用單管單元作存儲單元，所以每片存儲使用單管單元作存儲單元，所以每片存儲 容量較大，是容量較大，是SRAM的的6倍倍 DRAM的地址是分批送入

40、的，所以引腳數比的地址是分批送入的，所以引腳數比 SRAM要少得多，且封裝尺寸也較小要少得多，且封裝尺寸也較小 DRAM價格較便宜，只有價格較便宜，只有SRAM的的1/6 DRAM所需功率只有所需功率只有SRAM的的1/6 缺點缺點 DRAM的速度比的速度比SRAM要低，要低，DRAM需要刷新，需要刷新， 浪費了時間，且需要配套的刷新電路浪費了時間，且需要配套的刷新電路 SRAM一般用作容量不大的高速存儲器（如一般用作容量不大的高速存儲器（如 Cache），而），而DRAM則用作計算機的主存則用作計算機的主存 C. 非易失性半導體存儲器非易失性半導體存儲器 非易失性存儲器分類非易失性存儲器分類

41、-按工藝來分按工藝來分 u掩膜型掩膜型ROM（Mask ROM，MROM） u可編程可編程ROM（Programmable ROM，PROM） u可擦除可擦除PROM（Erasable PROM，EPROM） u電可擦除電可擦除EPROM（Electrically EPROM， EEPROM/E2PROM） u閃存（閃存（Flash Memory）：在線快速擦除與重寫）：在線快速擦除與重寫 DRAM、SRAM均為可任意讀寫的均為可任意讀寫的RAM，當，當 掉電時，所存儲的內容立即消失，所以掉電時，所存儲的內容立即消失，所以稱為稱為 易失性存儲器。易失性存儲器。 其內容斷電后也不丟失的存儲器被稱

42、為其內容斷電后也不丟失的存儲器被稱為非易非易 失性失性存儲器。存儲器。 1、掩膜、掩膜型只讀存儲器型只讀存儲器（MROM） 二極管二極管ROM MOS-ROM 三極管三極管ROM 廠家據用戶提供內容設計光刻掩廠家據用戶提供內容設計光刻掩 模版，以存儲元件有無的方法來模版，以存儲元件有無的方法來 存儲信息（存儲信息（1 1和和0 0） 可用熔絲、二極管或晶體管作為可用熔絲、二極管或晶體管作為 元件，廠商制造完成后，用戶不元件，廠商制造完成后，用戶不 能修改其內容能修改其內容 2、可編程只讀存儲器（可編程只讀存儲器（PROM） 出廠時，存儲單元為全接通狀態(tài)（即全出廠時，存儲單元為全接通狀態(tài)（即全1

43、或全或全0態(tài)），使態(tài)），使 用時，用戶可根據需要將某些單元斷開或接通狀態(tài)，即用時，用戶可根據需要將某些單元斷開或接通狀態(tài)，即 改寫為改寫為“0”或或“1”，但只能改寫一次，但只能改寫一次 據改寫原理的不同，據改寫原理的不同，PROM分為熔絲型和結擊穿型兩種分為熔絲型和結擊穿型兩種 缺點：只能改寫一次，缺乏靈活性缺點：只能改寫一次，缺乏靈活性 n熔絲型熔絲型PROM l有熔絲表示有熔絲表示1 l無熔絲表示無熔絲表示0 n結擊穿型結擊穿型PROM l結截止表示結截止表示1 l結擊穿表示結擊穿表示0 47 3、紫外線擦除可編程序只讀存儲器（紫外線擦除可編程序只讀存儲器（EPROM） 編程時控制柵接編

44、程時控制柵接12V編程電壓編程電壓，S接地，接地，D加加5V電壓電壓 電子從源極流向漏極的溝道充分開啟，電子從源極流向漏極的溝道充分開啟，在在CG的高壓的高壓 吸引下，電子越過氧化層進人吸引下，電子越過氧化層進人FG，浮置柵獲得足夠，浮置柵獲得足夠 多的自由電子后，漏多的自由電子后，漏-源極形成導電溝道（接通狀源極形成導電溝道（接通狀 態(tài)），信息存儲在絕緣的浮置柵上，掉電信息仍保存態(tài)），信息存儲在絕緣的浮置柵上，掉電信息仍保存 FG上有電子代表上有電子代表“1”； FG上無電子代表上無電子代表“0” 基片 源極 - - - - - - - 漏極 電極導體 控制柵極 二氧化硅 二氧化硅二氧化硅

45、電極導體電極導體源極源極S 浮置柵浮置柵FG 控制柵控制柵CG 漏極漏極D P型基片型基片 N溝道溝道 等價電路結構等價電路結構 字線字線W W D S 位線位線 3、紫外線擦除可編程序只讀存儲器（紫外線擦除可編程序只讀存儲器（EPROM） 基片 源極 - - - - - - - 漏極 電極導體 控制柵極 二氧化硅 二氧化硅二氧化硅 電極導體電極導體源極源極S 浮置柵浮置柵FG 控制柵控制柵CG 漏極漏極D P型基片型基片 N溝道溝道 等價電路結構等價電路結構 字線字線W W D S 位線位線 擦除時，紫外線照射使氧化層變得有導電性，且浮置擦除時，紫外線照射使氧化層變得有導電性，且浮置 柵上的

46、電子更加活躍，從而穿過氧化層回到襯底，使柵上的電子更加活躍，從而穿過氧化層回到襯底，使 整體電路恢復起始狀態(tài)整體電路恢復起始狀態(tài) 不能實現在線擦除和編程，不不能實現在線擦除和編程，不 能實現單獨擦除和改寫，不靈能實現單獨擦除和改寫，不靈 活，封裝麻煩，成本高活，封裝麻煩，成本高 4、電可、電可擦除可編程序只讀存儲器（擦除可編程序只讀存儲器（EEPROM） EPROMEPROM門極結構門極結構 等價電路結構等價電路結構 字線字線W W D S CG 位線位線 FG EEPROM每個單元兩個晶體管，浮柵晶體管和每個單元兩個晶體管，浮柵晶體管和選擇選擇 控制晶體管控制晶體管 編程和擦除時選擇相應的浮

47、柵晶體管，可實現按位編程和擦除時選擇相應的浮柵晶體管，可實現按位 或字節(jié)的讀寫或字節(jié)的讀寫 IPD：Inter-Poly Dielectric 極間氧化層，隔絕浮柵極間氧化層，隔絕浮柵 包圍浮置柵的氧化層比包圍浮置柵的氧化層比EPROM的薄的薄 在線編程：在線編程：原理與原理與EPROM類似，類似，源極、漏極接地，源極、漏極接地， 在控制柵上施加高壓，吸引電子穿越，進入浮置柵在控制柵上施加高壓，吸引電子穿越，進入浮置柵 擦除原理：擦除原理：與與EPROM不同，不同，可在線電擦除可在線電擦除 在漏極在漏極D加高壓，控制柵加高壓，控制柵CG為為0V，翻轉拉力方向，翻轉拉力方向， 將電子從浮置柵將電

48、子從浮置柵FG中拉出，完成中拉出，完成擦除機制擦除機制 p重復改寫次數有限制（氧化層被磨損，重復改寫次數有限制（氧化層被磨損，10萬次）萬次） 可局部改寫：可局部改寫：由于選擇管的存在，由于選擇管的存在，讀寫操作可按位讀寫操作可按位 或字節(jié)進行，類似于或字節(jié)進行，類似于SRAM，但每字節(jié)的寫入周期比但每字節(jié)的寫入周期比 SRAM長得多長得多 不必全部擦除后再寫入不必全部擦除后再寫入 集成度低、功耗大集成度低、功耗大 5、快速擦除讀寫存儲器（快速擦除讀寫存儲器（Flash Memory，閃存，閃存） 在在EPROM與與E2PROM基礎上發(fā)展而來基礎上發(fā)展而來 具有具有EPROM一樣的單管位元結構

49、（去掉選擇管）一樣的單管位元結構（去掉選擇管） 沿用了沿用了EPROM的的編程機制編程機制 具有具有E2PROM在線電可擦除的特點在線電可擦除的特點 p具有區(qū)域擦除和整體擦除功能，擦除速度快，具有區(qū)域擦除和整體擦除功能，擦除速度快， 可擦寫次數少（可擦寫次數少（106次，次，DRAM擦寫次數擦寫次數1015次）次） 兼有兼有ROM和和RAM兩者性能，又有兩者性能，又有DRAM一樣的高密一樣的高密 度、低成本和小體積度、低成本和小體積 p是唯一具有大存儲量、非易失性、低價格、可是唯一具有大存儲量、非易失性、低價格、可 在線改寫和高速度等特性的存儲器在線改寫和高速度等特性的存儲器 p擦寫次數較擦寫

50、次數較DRAM少、最快取數時間較長少、最快取數時間較長 uFlash Memory 45ns；DRAM 10ns 非易失性半導體存儲器組成結構非易失性半導體存儲器組成結構 An0：地址線：地址線 Dm0：數據線：數據線 CE#：片選：片選 OE#：輸出允許：輸出允許 PGM#：編程脈：編程脈 沖輸入端沖輸入端 Vpp：編程電壓：編程電壓 Vcc：工作電壓：工作電壓 GND：數字地：數字地 幾種存儲器的典型應用幾種存儲器的典型應用 存儲器存儲器應用應用 SRAMCache DRAM主存主存 ROM固定程序、微程序控制存儲器固定程序、微程序控制存儲器 PROM用戶自編程序用戶自編程序 EPROM用

51、戶編寫并可修改的程序或產品用戶編寫并可修改的程序或產品 試制階段試編的程序試制階段試編的程序 E2PROMIC卡上存儲信息卡上存儲信息 閃存閃存固態(tài)盤、固態(tài)盤、IC卡、卡、BIOS 第三節(jié)第三節(jié) 存儲器組成與控制存儲器組成與控制 一個存儲芯片的容量與計算機對存儲器的需求一個存儲芯片的容量與計算機對存儲器的需求 有很大的差距，所以需要進行擴充才能滿足需要。有很大的差距，所以需要進行擴充才能滿足需要。 解決方法：解決方法：用多片存儲器芯片組合而成，即容量擴展用多片存儲器芯片組合而成，即容量擴展 位擴展：位擴展：指用多個存儲器芯片對字長進行擴指用多個存儲器芯片對字長進行擴 充的方式，即以位方向擴展。

52、充的方式，即以位方向擴展。 字擴展：字擴展：指增加存儲器中字的數量。指增加存儲器中字的數量。 字位擴展：字位擴展：字和位方向同時擴展。字和位方向同時擴展。 一、存儲器容量擴展一、存儲器容量擴展 1. 存儲器容量擴展存儲器容量擴展 -位擴展位擴展 將多片存儲器的地址、片選、讀寫控制端相應并聯(lián)，將多片存儲器的地址、片選、讀寫控制端相應并聯(lián)， 數據端分別引出數據端分別引出 8片片4M1芯片構成芯片構成4M8存儲器存儲器 I/O 4M1 I/O 4M1 I/O 數數 據據 線線 D7 . . D0 地地 址址 線線 A21 A0 CS R/W 2片片16K4芯片構成芯片構成16K8存儲器存儲器 2.

53、存儲器容量擴展存儲器容量擴展 -字擴展字擴展 2個個1M8位芯片組成位芯片組成2M8位存儲器位存儲器 1M 8 R/W D7 D0 1M 8 R/W D7 D0 R/W D0D7 A20 A19 A0 A19 A0 A0A19 CSCS 2. 存儲器容量擴展存儲器容量擴展 -字擴展字擴展 4個個16K8位芯片組成位芯片組成64K8位存儲器位存儲器 3. 存儲器容量擴展存儲器容量擴展 -字位擴展字位擴展 實際存儲器往往需要字向和位向同時擴展實際存儲器往往需要字向和位向同時擴展 p如果存儲容量要求為如果存儲容量要求為M 字字 N位，所用芯片規(guī)格位，所用芯片規(guī)格 為為L字字 K位，那么擴展存儲器容量

54、需用位，那么擴展存儲器容量需用M/L N/K枚芯片，即共枚芯片，即共M/L 組，每組組，每組N/K片片 u組組成同位擴展：組組成同位擴展：N/K片存儲器的地址、片片存儲器的地址、片 選、讀寫控制端相應并聯(lián)，數據端分別引出選、讀寫控制端相應并聯(lián)，數據端分別引出 u高若干位地址譯碼產生高若干位地址譯碼產生M/L個連向不同組的個連向不同組的 片選信號片選信號 p例如：要組成例如：要組成16M 8位的存儲器容量位的存儲器容量 u若若芯片規(guī)格為芯片規(guī)格為4M 1位，位， 則需用則需用4 8=32片片 u若芯片規(guī)格為若芯片規(guī)格為1M 8位，則需用位，則需用16 1=16片片 Y0 Y3 用用4M1位芯片組

55、成位芯片組成16M8位存儲器位存儲器 8 片片 4組組 A23 D7D0 CS I/O 4M 1位位 A21A0 R/W CS I/O 4M 1位位 A21A0 R/W A21 A0 CS I/O 4M 1位位 A21A0 R/W CS I/O 4M 1位位 A21A0 R/W A22 譯碼器譯碼器 WE 例例1 1 設有設有3232片片256256K K1 1位的位的SRAMSRAM芯片，問：芯片，問： (1) (1) 采用位擴展方法可構成多大容量的存儲器采用位擴展方法可構成多大容量的存儲器? ? (2) (2) 該存儲器需要多少字節(jié)地址位？該存儲器需要多少字節(jié)地址位？ (3) (3) 畫出

56、該存儲器與畫出該存儲器與CPUCPU連接的結構圖，設連接的結構圖，設CPUCPU的的 接口信號有地址信號、數據信號、控制信號接口信號有地址信號、數據信號、控制信號MREQ#MREQ# 和和R/W#R/W#。 因為存儲容量為因為存儲容量為256256K K32=1024KB32=1024KB，所以所以CPUCPU 訪存最高地址位為訪存最高地址位為A19A19。 解：（解：（1 1）3232片片256256K K1 1位的位的SRAMSRAM芯片可構成芯片可構成 256256K K3232位的存儲器。位的存儲器。 （2 2）如果采用）如果采用3232位的字編址方式，則需要位的字編址方式，則需要18

57、18條條 地址線，因為地址線，因為2 218 18=256 =256K K。 A19-2 A19-2 MREQ# R/W# CPU D31 D2 D1 D0 D31D0 WE A CE 256K 1 D WE A CE 256K 1 D WE A CE 256K 1 D WE A CE 256K 1 D (3) (3) 例例2 2、設有若干片設有若干片256256K K8 8位的位的SRAMSRAM芯片，問：芯片，問： (1)(1)、采用字擴展方法構成、采用字擴展方法構成20482048KBKB的存儲器需要的存儲器需要 多少片多少片SRAMSRAM芯片？芯片？ (2)(2)、該存儲器需要多少字

58、節(jié)地址位？、該存儲器需要多少字節(jié)地址位？ (3)(3)、畫出該存儲器與、畫出該存儲器與CPUCPU連接的結構圖，設連接的結構圖，設CPUCPU 的接口信號有地址信號、數據信號、控制信號的接口信號有地址信號、數據信號、控制信號 MREQ#MREQ#和和R/W#R/W#。 (4)(4)、寫出譯碼器邏輯表達式。寫出譯碼器邏輯表達式。 解：解：(1)(1)、該存儲器需要、該存儲器需要20482048K/256K = 8K/256K = 8片片SRAMSRAM芯片；芯片； (2) (2)、需要、需要2121條地址線，因為條地址線，因為2 221 21=2048 =2048KBKB，其中其中高高 3 3位

59、位用于芯片選擇，用于芯片選擇，低低1818位作為每個存儲器位作為每個存儲器 芯片的地址輸入。芯片的地址輸入。 (3) (3) 該存儲器與該存儲器與CPUCPU連接的結構圖連接的結構圖 ramsel7 3-8 譯碼譯碼 ramsel2ramsel1ramsel0 . A20-18 A20-0 A17-0 OE#MREQ# R/W# CPU D7D 0 D7D 0 D7D 0 D7D 0 D7D 0 WE A CE 256K 8 D WE A CE 256K 8 D WE A CE 256K 8 D WE A CE 256K 8 D (4) 譯碼器的輸出信號邏輯表達式譯碼器的輸出信號邏輯表達式 r

60、amsel0 = A20 * A19 * A18 * MREQ# ramsel1 = A20 * A19 *A18* MREQ# ramsel2 = A20 *A19* A18 * MREQ# ramsel3 = A20 *A19*A18*MREQ# ramsel4 = A20* A19 * A18 * MREQ# ramsel5 = A20* A19 *A18* MREQ# ramsel6 = A20*A19* A18 * MREQ# ramsel7 = A20*A19*A18*MREQ# 4. 存儲器容量擴展注意事項存儲器容量擴展注意事項 靜態(tài)存儲器字擴展時，將各芯片的地址線、數據靜態(tài)存儲