第七章 存儲(chǔ)器和復(fù)雜可編程器件lhc

1、第第7章章 存儲(chǔ)器和復(fù)雜可編程邏輯器件存儲(chǔ)器和復(fù)雜可編程邏輯器件 7.1 只讀存儲(chǔ)器只讀存儲(chǔ)器 7.2 隨機(jī)存取存儲(chǔ)器隨機(jī)存取存儲(chǔ)器 7.3 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 *7.4 現(xiàn)場(chǎng)可編程門(mén)陣列現(xiàn)場(chǎng)可編程門(mén)陣列 *7.5 用用EDA技術(shù)和可編程器件的設(shè)計(jì)例題技術(shù)和可編程器件的設(shè)計(jì)例題 教學(xué)基本要求：教學(xué)基本要求： 1、掌握半導(dǎo)體存儲(chǔ)器字、位、存儲(chǔ)容量、地址、掌握半導(dǎo)體存儲(chǔ)器字、位、存儲(chǔ)容量、地址 等基本概念；等基本概念； 2、掌握、掌握RAM、ROM的工作原理及典型應(yīng)用；的工作原理及典型應(yīng)用； 3、了解存儲(chǔ)器的存儲(chǔ)單元的組成及工作原理；、了解存儲(chǔ)器的存儲(chǔ)單元的組成及工作原理； 4、

2、了解、了解CPLD、FPGA的結(jié)構(gòu)及實(shí)現(xiàn)邏輯功能的結(jié)構(gòu)及實(shí)現(xiàn)邏輯功能 的編程原理。的編程原理。 概概 述述 半導(dǎo)體半導(dǎo)體存儲(chǔ)器存儲(chǔ)器能存放大量二值信息的半導(dǎo)體器件。能存放大量二值信息的半導(dǎo)體器件。 存儲(chǔ)器的主要性能指標(biāo)存儲(chǔ)器的主要性能指標(biāo): 存取時(shí)間多長(zhǎng)存取時(shí)間多長(zhǎng)存儲(chǔ)速度存儲(chǔ)速度 存儲(chǔ)數(shù)據(jù)量多大存儲(chǔ)數(shù)據(jù)量多大存儲(chǔ)容量存儲(chǔ)容量 可編程邏輯器件可編程邏輯器件是一種通用器件，其邏輯功能是由是一種通用器件，其邏輯功能是由 用戶通過(guò)對(duì)器件的編程來(lái)設(shè)定的。它具有集成度高、結(jié)用戶通過(guò)對(duì)器件的編程來(lái)設(shè)定的。它具有集成度高、結(jié) 構(gòu)靈活、處理速度快、可靠性高等優(yōu)點(diǎn)。構(gòu)靈活、處理速度快、可靠性高等優(yōu)點(diǎn)。 7.1

3、只讀存儲(chǔ)器只讀存儲(chǔ)器 7.1.1 ROM的定義與基本結(jié)構(gòu)的定義與基本結(jié)構(gòu) 7.1.2 二維譯碼二維譯碼 7.1.3 可編程可編程ROM 7.1.4 集成電路集成電路ROM 7.1.5 ROM的讀操作與定時(shí)圖的讀操作與定時(shí)圖 7.1.6 ROM應(yīng)用舉例應(yīng)用舉例 存儲(chǔ)器存儲(chǔ)器 RAM (Random-Access Memory) ROM (Read-Only Memory) RAM(隨機(jī)存取存儲(chǔ)器隨機(jī)存取存儲(chǔ)器): 在運(yùn)行狀態(tài)可以隨時(shí)進(jìn)行讀或?qū)懖僮?。在運(yùn)行狀態(tài)可以隨時(shí)進(jìn)行讀或?qū)懖僮鳌?存儲(chǔ)的數(shù)據(jù)必須有電源供應(yīng)才能保存存儲(chǔ)的數(shù)據(jù)必須有電源供應(yīng)才能保存, 一旦掉電一旦掉電, 數(shù)據(jù)全部丟失。數(shù)據(jù)全部丟失

4、。 ROM(只讀存儲(chǔ)器只讀存儲(chǔ)器)：在正常工作狀態(tài)只能讀出信息。在正常工作狀態(tài)只能讀出信息。 斷電后信息不會(huì)丟失，常用于存放固定信息（如程序、常數(shù)等）。斷電后信息不會(huì)丟失，常用于存放固定信息（如程序、常數(shù)等）。 固定固定ROM 可編程可編程ROM PROM EPROM E2PROM SRAM (Static RAM)：靜態(tài)：靜態(tài)RAM DRAM (Dynamic RAM)：動(dòng)態(tài)動(dòng)態(tài)RAM 1. 存儲(chǔ)器的分類存儲(chǔ)器的分類 2. 幾個(gè)幾個(gè)基本概念基本概念 存儲(chǔ)容量：存儲(chǔ)容量：存儲(chǔ)二值信息的總量。存儲(chǔ)二值信息的總量。 字?jǐn)?shù)：字?jǐn)?shù)：字的總量。字的總量。 字長(zhǎng)（位數(shù)）：字長(zhǎng)（位數(shù)）：表示一個(gè)信息二進(jìn)制碼

5、的位數(shù)稱為一個(gè)表示一個(gè)信息二進(jìn)制碼的位數(shù)稱為一個(gè) 字，字的位數(shù)稱為字長(zhǎng)。字，字的位數(shù)稱為字長(zhǎng)。 存儲(chǔ)容量存儲(chǔ)容量M字?jǐn)?shù)字?jǐn)?shù)位數(shù)位數(shù) 地址地址：每個(gè)字的編號(hào)。：每個(gè)字的編號(hào)。 字字?jǐn)?shù)數(shù)=2n （n為存儲(chǔ)器外部地址線的線數(shù)）為存儲(chǔ)器外部地址線的線數(shù)） Y0 Y1 Y7 A4 X1 X31 X0 列列 地地 址址 譯譯 碼碼 器器 行行 地地 址址 譯譯 碼碼 器器 A5 A3 A2 A1 A0 A6 A7 只讀存儲(chǔ)器，工作時(shí)內(nèi)容只能讀出，不能隨時(shí)寫(xiě)入，所只讀存儲(chǔ)器，工作時(shí)內(nèi)容只能讀出，不能隨時(shí)寫(xiě)入，所 以稱為只讀存儲(chǔ)器以稱為只讀存儲(chǔ)器 (Read-Only Memory) 。 ROM的分類的分類:

6、 按寫(xiě)入情況劃分按寫(xiě)入情況劃分 固定固定ROM 可編程可編程ROM PROM EPROM E2PROM 按存貯單元中按存貯單元中 器件劃分器件劃分 二極管二極管ROM 三極管三極管ROM MOS管管ROM 7.1.1 ROM的定義與基本結(jié)構(gòu)的定義與基本結(jié)構(gòu) 存儲(chǔ)矩陣存儲(chǔ)矩陣 7.1.1 ROM的定義與基本結(jié)構(gòu)的定義與基本結(jié)構(gòu) 數(shù)據(jù)輸出數(shù)據(jù)輸出 控制信號(hào)輸控制信號(hào)輸 入入 輸出控制電路輸出控制電路 地址譯碼器 地址譯碼器 地址輸入地址輸入 地址譯碼器地址譯碼器 存儲(chǔ)矩陣存儲(chǔ)矩陣 輸出控制電路輸出控制電路 1）ROM（二極管（二極管PROM）結(jié)構(gòu)示意圖結(jié)構(gòu)示意圖 D3 D2 D1 D0 +5V R

7、 R R R OE A0 A1 A1 A0 Y0 Y1 Y2 Y3 2 線線- -4 線線 譯譯碼碼器器 存儲(chǔ)存儲(chǔ) 矩陣矩陣 位線位線 字線字線 輸出控制電路輸出控制電路 M=4 4 地址譯碼器地址譯碼器 D3 D2 D1 D0 +5V R R R R OE A0 A1 A1 A0 Y0 Y1 Y2 Y3 2 線線- -4 線線 譯碼器譯碼器 字線與位線的每個(gè)交點(diǎn)都是一字線與位線的每個(gè)交點(diǎn)都是一 個(gè)存儲(chǔ)單元。交點(diǎn)處有二極管個(gè)存儲(chǔ)單元。交點(diǎn)處有二極管 相當(dāng)存相當(dāng)存1 1，無(wú)二極管相當(dāng)存，無(wú)二極管相當(dāng)存0 0。 當(dāng)當(dāng)OE=1時(shí)時(shí):輸出為高阻狀態(tài)。輸出為高阻狀態(tài)。 00 01 01 11 1101

8、1110 1000 1101 地地 址址 A1 A 0 D3 D2 D 1 D0 內(nèi)內(nèi) 容容 當(dāng)當(dāng)OE=0時(shí)時(shí): A6 A7 A4 A5 D0 +VD D R R R R Y0 Y1 Y14 Y15 4 線線 | 1 16 6 線線 譯譯 碼碼 器器 1 16 6 線線-1線線數(shù)數(shù)據(jù)據(jù)選選擇擇器器 A2 A3 A0 A1 A2 A3 A0 A1 S2 S3 S0 S1 I0 I1 I14 I15 Y 字線字線 存儲(chǔ)存儲(chǔ) 矩陣矩陣 位線位線 字線與位線的字線與位線的 每個(gè)交點(diǎn)都是一每個(gè)交點(diǎn)都是一 個(gè)存儲(chǔ)單元。個(gè)存儲(chǔ)單元。 交點(diǎn)處有交點(diǎn)處有MOS 管相當(dāng)存管相當(dāng)存0，無(wú)，無(wú) MOS管相當(dāng)存管相當(dāng)存

9、1。 7.1.2 二維譯碼二維譯碼 思考題：思考題：該存儲(chǔ)器的容量是多少該存儲(chǔ)器的容量是多少? 7.1.3 可編程可編程ROM 256個(gè)存儲(chǔ)單元排成個(gè)存儲(chǔ)單元排成16 16的矩陣：的矩陣： 行譯碼器從行譯碼器從16行中選出要行中選出要 讀的一行；讀的一行； 列譯碼器再?gòu)倪x中的一行存列譯碼器再?gòu)倪x中的一行存 儲(chǔ)單元中選出要讀的一列的儲(chǔ)單元中選出要讀的一列的 一個(gè)存儲(chǔ)單元。一個(gè)存儲(chǔ)單元。 如選中的存儲(chǔ)單元的如選中的存儲(chǔ)單元的MOS管管 的浮柵注入了電荷，該管截的浮柵注入了電荷，該管截 止，讀得止，讀得1；相反讀得；相反讀得0。 （256 1位位 EPROM） 7.1.4 集成電路集成電路 ROM

10、D7 D0 PGM 輸輸出出緩緩沖沖器器 Y 選選通通 存存儲(chǔ)儲(chǔ)陣陣列列 CE OE 控控制制邏邏輯輯 Y 譯譯碼碼 X 譯譯碼碼 A16 A0 VPP GND VCC AT27C010 128K8位位ROM 編程選通信號(hào)編程選通信號(hào) 輸出使能控制輸出使能控制 片選信號(hào)片選信號(hào) No Image No Image No Image工作模式工作模式A16 A0 VPP D7 D0 讀讀00XAi X數(shù)據(jù)輸出數(shù)據(jù)輸出 輸出無(wú)效輸出無(wú)效X1XXX高阻高阻 等待等待1XXAi X高阻高阻 快速編程快速編程010Ai VPP 數(shù)據(jù)輸入數(shù)據(jù)輸入 編程校驗(yàn)編程校驗(yàn)001Ai VPP 數(shù)據(jù)輸出數(shù)據(jù)輸出 CEO

11、EPGM 7.1.5 ROM的讀操作和定時(shí)圖的讀操作和定時(shí)圖 （2）加入有效的片選信號(hào)）加入有效的片選信號(hào) CE OE（3）使輸出使能信號(hào)）使輸出使能信號(hào) 有效，經(jīng)過(guò)一定延時(shí)后，有效數(shù)有效，經(jīng)過(guò)一定延時(shí)后，有效數(shù) 據(jù)出現(xiàn)在數(shù)據(jù)線上；據(jù)出現(xiàn)在數(shù)據(jù)線上； CEOE（4）讓片選信號(hào)）讓片選信號(hào) 或輸出使能信號(hào)或輸出使能信號(hào) 無(wú)效，經(jīng)過(guò)一定延無(wú)效，經(jīng)過(guò)一定延 時(shí)后數(shù)據(jù)線呈高阻態(tài)，本次讀出結(jié)束。時(shí)后數(shù)據(jù)線呈高阻態(tài)，本次讀出結(jié)束。 （1）欲讀取單元的地址加到存儲(chǔ)器的地址輸入端；）欲讀取單元的地址加到存儲(chǔ)器的地址輸入端； tCE tAA 讀讀出出單單元元的的地地址址有有效效 CE tOE OE D7 D0

12、數(shù)數(shù)據(jù)據(jù)輸輸出出有有效效 tOZ tOH A16 A0 （1） 用于存儲(chǔ)固定的專用程序用于存儲(chǔ)固定的專用程序 （2） 利用利用ROM可實(shí)現(xiàn)查表或碼制變換等功能可實(shí)現(xiàn)查表或碼制變換等功能 查表功能查表功能 查某個(gè)角度的三角函數(shù)。查某個(gè)角度的三角函數(shù)。 把變量值（角度）作為地址碼，其對(duì)應(yīng)的函數(shù)值把變量值（角度）作為地址碼，其對(duì)應(yīng)的函數(shù)值 作為存放在該地址內(nèi)的數(shù)據(jù)，這稱為作為存放在該地址內(nèi)的數(shù)據(jù)，這稱為 “造表造表”。使用。使用 時(shí)，根據(jù)輸入的地址時(shí)，根據(jù)輸入的地址(角度角度)，就可在輸出端得到所需的，就可在輸出端得到所需的 函數(shù)值，這就稱為函數(shù)值，這就稱為“查表查表”。 碼制變換碼制變換 把欲變換

13、的編碼作為地址，把最終的把欲變換的編碼作為地址，把最終的 目的編碼作為相應(yīng)存儲(chǔ)單元中的內(nèi)容即可。目的編碼作為相應(yīng)存儲(chǔ)單元中的內(nèi)容即可。 7.1.6 ROM應(yīng)用舉例應(yīng)用舉例 C I3 I2 I1 I0 二進(jìn)制碼二進(jìn)制碼 O3O2O1O0 格雷碼格雷碼 C I3 I2 I1 I0 格雷碼格雷碼 O3O2O1O0 二進(jìn)制碼二進(jìn)制碼 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 1 1 0 0 1 0 0 0 1 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1

14、0 0 1 0 0 0 1 0 0 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 1 0 1 0 1 1 1 1 0 1 0 1 0 1 1 0 0 0 1 1 0 0 1 0 1 1 0 1 1 0 0 1 0 0 0 0 1 1 1 0 1 0 0 1 0 1 1 1 0 1 0 1 0 1 0 0 0 1 1 0 0 1 1 0 0 0 1 1 1 1 0 1 0 0 1 1 1 0 1 1 1 0 0 1 1 1 1 0 0 1 0 1 0 1 1 1 1 1 1 0 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 1 1 0 1 1 1 1 0 1 0 1

15、1 0 0 1 0 1 0 1 1 1 0 0 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 1 1 0 1 0 0 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 0 1 1 1 1 1 1 0 1 0 用用ROM實(shí)現(xiàn)二進(jìn)制碼與格雷碼相互轉(zhuǎn)換的電路實(shí)現(xiàn)二進(jìn)制碼與格雷碼相互轉(zhuǎn)換的電路 C (A4) I3 I2 I1 I0 (A3A2A1A0) 二進(jìn)制碼二進(jìn)制碼 O3O2O1O0 (D3D2D1D0) 格雷碼格雷碼 C (A4) I3 I2 I1 I0 (A3A2A1A0) 格雷碼格雷碼 O3O2O1O0 (D3D2D1D

16、0) 二進(jìn)制碼二進(jìn)制碼 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 1 1 0 0 1 0 0 0 1 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 1 0 1 0 1 1 1 1 0 1 0 1 0 1 1 0 0 0 1 1 0 0 1 0 1 1 0 1 1 0 0 1 0 0 0 0 1 1 1 0 1 0 0 1 0 1 1 1 0 1 0 1

17、0 1 0 0 0 1 1 0 0 1 1 0 0 0 1 1 1 1 0 1 0 0 1 1 1 0 1 1 1 0 0 1 1 1 1 0 0 1 0 1 0 1 1 1 1 1 1 0 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 1 1 0 1 1 1 1 0 1 0 1 1 0 0 1 0 1 0 1 1 1 0 0 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 1 1 0 1 0 0 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 0 1 1 1 1 1 1 0 1 0 C=A4 I3 I2 I

18、1 I0=A3A2A1A0 O3O2O1O0=D3D2D1D0 A4 A3 A2 A1 C I3 I2 I1 ROM D1 D2 D3 D4 CE OE A0 I0 O3 O2 O1 O0 用用ROM實(shí)現(xiàn)二進(jìn)制碼與格雷碼相互轉(zhuǎn)換的電路實(shí)現(xiàn)二進(jìn)制碼與格雷碼相互轉(zhuǎn)換的電路 存儲(chǔ)器的字長(zhǎng)與數(shù)據(jù)存儲(chǔ)器的字長(zhǎng)與數(shù)據(jù) 結(jié)構(gòu)課程所講的字長(zhǎng)完全結(jié)構(gòu)課程所講的字長(zhǎng)完全 一樣嗎？一樣嗎？ 討論：討論： 7.1.1(2) 7.1.2(1) 作業(yè)： 7.2 隨機(jī)存取存儲(chǔ)器隨機(jī)存取存儲(chǔ)器 7.2.1 靜態(tài)隨機(jī)存取存儲(chǔ)器靜態(tài)隨機(jī)存取存儲(chǔ)器 7.2.2 同步靜態(tài)隨機(jī)存取存儲(chǔ)器同步靜態(tài)隨機(jī)存取存儲(chǔ)器 7.2.4 存儲(chǔ)器容量的

19、擴(kuò)展存儲(chǔ)器容量的擴(kuò)展 7.2.3 動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 I/O 電電路路 I /O0 OE An-1 WE I /Om-1 CE A0 Ai Ai+1 存存 儲(chǔ)儲(chǔ) 陣陣 列列 行行 譯譯 碼碼 列列 譯譯 碼碼 7.2.1 靜態(tài)隨機(jī)存取存儲(chǔ)器靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM) 1. SRAM 的基本結(jié)構(gòu)的基本結(jié)構(gòu) CE OE WE =1XX 高阻高阻 CE OE WE =00X 輸入輸入 CE OE WE =010 輸出輸出 CE OE WE =011 高阻高阻 SRAM 的工作模式的工作模式 工作模式工作模式 CE WE OE I /O 0 I /O m-1 保持保持 (微功耗微

20、功耗) 1 X X 高阻高阻 讀讀 0 1 0 數(shù)據(jù)輸出數(shù)據(jù)輸出 寫(xiě)寫(xiě) 0 0 X 數(shù)據(jù)輸入數(shù)據(jù)輸入 輸出無(wú)效輸出無(wú)效 0 1 1 高阻高阻 T8 T7 VDD VGG T6 T1 T4 T2 T5 T3 Yj (列列選選擇擇線線) Xi (行行選選擇擇線線) 數(shù)數(shù) 據(jù)據(jù) 線線 數(shù)數(shù) 據(jù)據(jù) 線線 D D 位位 線線 B 位位 線線 B 存存儲(chǔ)儲(chǔ) 單單元元 2. SRAM存儲(chǔ)單元存儲(chǔ)單元 靜態(tài)靜態(tài)SRAM(Static RAM) 雙穩(wěn)態(tài)存儲(chǔ)單元雙穩(wěn)態(tài)存儲(chǔ)單元 電路電路 列存儲(chǔ)單元公用的門(mén)列存儲(chǔ)單元公用的門(mén) 控制管，與讀寫(xiě)控制電路相接控制管，與讀寫(xiě)控制電路相接 Yj 1時(shí)導(dǎo)通時(shí)導(dǎo)通 本單元門(mén)控制管

21、本單元門(mén)控制管:控控 制觸發(fā)器與位線的制觸發(fā)器與位線的 接通。接通。Xi =1時(shí)導(dǎo)通時(shí)導(dǎo)通 來(lái)自列地址譯碼來(lái)自列地址譯碼 器的輸出器的輸出 來(lái)自行地址譯碼來(lái)自行地址譯碼 器的輸出器的輸出 T8 T7 VDD VGG T6 T1 T4 T2 T5 T3 Yj (列列選選擇擇線線) Xi (行行選選擇擇線線) 數(shù)數(shù) 據(jù)據(jù) 線線 數(shù)數(shù) 據(jù)據(jù) 線線 D D 位位 線線 B 位位 線線 B 存存儲(chǔ)儲(chǔ) 單單元元 T5、T6導(dǎo)通導(dǎo)通 T7 、T8均導(dǎo)通均導(dǎo)通 Xi =1 Yj =1 觸發(fā)器的輸出與數(shù)據(jù)觸發(fā)器的輸出與數(shù)據(jù) 線接通，該單元通過(guò)線接通，該單元通過(guò) 數(shù)據(jù)線讀取數(shù)據(jù)。數(shù)據(jù)線讀取數(shù)據(jù)。 觸發(fā)器與位線接通

22、觸發(fā)器與位線接通 tAA 讀出單元的地址有效 tRC tOHA 地址 輸出數(shù)據(jù) 上一個(gè)有效數(shù)據(jù) 數(shù)據(jù)輸出有效 tLZOE CE OE 數(shù)據(jù)輸出 數(shù)據(jù)輸出有效 tHZCE tHZOE tDOE tLZCE tACE tRC 高阻 （a） （b） 3. SRAM的讀寫(xiě)操作及時(shí)序圖的讀寫(xiě)操作及時(shí)序圖 讀操作時(shí)序圖讀操作時(shí)序圖 3. SRAM的讀寫(xiě)操作及時(shí)序圖的讀寫(xiě)操作及時(shí)序圖 寫(xiě)操作時(shí)序圖寫(xiě)操作時(shí)序圖 tHD tSD 地址有效 tWC 地址 CE 數(shù)據(jù) 輸入數(shù)據(jù)有效 tAW tSA tSCE tHA WE tSA tHD tSD 地址有效 tWC 地址 CE 數(shù)據(jù) 輸入數(shù)據(jù)有效 tAW tHA WE

23、 A1 A0 輸輸入入 寄寄存存器器 I /O OE WE CE 地地址址 寄寄存存 器器 叢叢發(fā)發(fā)控控 制制邏邏輯輯 D1 D0 Q1 Q0 讀讀寫(xiě)寫(xiě)控控制制 邏邏輯輯 A CP ADV 存存儲(chǔ)儲(chǔ)陣陣列列 地地址址譯譯碼碼 輸輸入入驅(qū)驅(qū)動(dòng)動(dòng) 輸輸 出出 放放 大大 A1 A0 寫(xiě)寫(xiě)地地 址址寄寄 存存器器 數(shù)數(shù)據(jù)據(jù)選選擇擇器器 7.2.2 同步靜態(tài)隨機(jī)存取存儲(chǔ)器同步靜態(tài)隨機(jī)存取存儲(chǔ)器（SSRAM） SSRAM是一種高速是一種高速RAM。與。與SRAM不同不同, SSRAM的讀寫(xiě)的讀寫(xiě) 操作是在時(shí)鐘脈沖節(jié)拍控制下完成的。操作是在時(shí)鐘脈沖節(jié)拍控制下完成的。 A1 A0 輸輸入入 寄寄存存器器 I

24、 /O OE WE CE 地地址址 寄寄存存 器器 叢叢發(fā)發(fā)控控 制制邏邏輯輯 D1 D0 Q1 Q0 讀讀寫(xiě)寫(xiě)控控制制 邏邏輯輯 A CP ADV 存存儲(chǔ)儲(chǔ)陣陣列列 地地址址譯譯碼碼 輸輸入入驅(qū)驅(qū)動(dòng)動(dòng) 輸輸 出出 放放 大大 A1 A0 寫(xiě)寫(xiě)地地 址址寄寄 存存器器 數(shù)數(shù)據(jù)據(jù)選選擇擇器器 寄存地址線上的地址寄存地址線上的地址 寄存要寫(xiě)入的寄存要寫(xiě)入的 數(shù)據(jù)數(shù)據(jù) ADV=0:普通模式讀寫(xiě)普通模式讀寫(xiě) ADV=1:叢發(fā)模式讀寫(xiě)叢發(fā)模式讀寫(xiě) WE =0:寫(xiě)操作寫(xiě)操作 =1:讀操作讀操作 WE 寄存各種使能控制信號(hào)，生成最終的寄存各種使能控制信號(hào)，生成最終的 內(nèi)部讀寫(xiě)控制信號(hào)；內(nèi)部讀寫(xiě)控制信號(hào)； 2

25、 2位二進(jìn)制計(jì)數(shù)器位二進(jìn)制計(jì)數(shù)器, , 處理處理A1A0 ADV=0:普通模式讀寫(xiě)普通模式讀寫(xiě) C P A 1 A 2 A 3 A 4 A 5 A 6 A 7 A 8 A 9 W E A D V C E A 1 2 3 4 5 6 7 8 9 10 11 O (A 1) O (A 4) O (A 7) I (A 8) O (A 2) O (A 3) I (A 5) I (A 6) I/O 片片 選選 無(wú)無(wú) 效效 =0:寫(xiě)操作寫(xiě)操作 WE =1:讀操作讀操作 WE 普通模式讀寫(xiě)模式普通模式讀寫(xiě)模式:在每個(gè)時(shí)鐘有效沿鎖存輸入信號(hào)在每個(gè)時(shí)鐘有效沿鎖存輸入信號(hào),在一在一 個(gè)時(shí)鐘周期內(nèi)個(gè)時(shí)鐘周期內(nèi),由內(nèi)

26、部電路完成數(shù)據(jù)的讀由內(nèi)部電路完成數(shù)據(jù)的讀(寫(xiě)寫(xiě))操作。操作。 讀讀A1 地址地址 單元單元 數(shù)據(jù)數(shù)據(jù) I/O輸輸 出出A1 數(shù)據(jù)數(shù)據(jù); 開(kāi)始開(kāi)始 讀讀A2 數(shù)據(jù)數(shù)據(jù) I/O輸輸 出出A2 數(shù)據(jù)數(shù)據(jù); 開(kāi)始開(kāi)始 讀讀A3 數(shù)據(jù)數(shù)據(jù) I/O輸輸 出出A6 數(shù)據(jù)數(shù)據(jù); 開(kāi)始開(kāi)始 讀讀A7 數(shù)據(jù)數(shù)據(jù) 開(kāi)始開(kāi)始 讀讀A4 地址地址 單元單元 數(shù)據(jù)數(shù)據(jù) I/O輸輸 入入A5 數(shù)據(jù)數(shù)據(jù); 開(kāi)始開(kāi)始 寫(xiě)寫(xiě)A6 數(shù)據(jù)數(shù)據(jù) I/O輸輸 出出A4 數(shù)據(jù)數(shù)據(jù); 開(kāi)始開(kāi)始 寫(xiě)寫(xiě)A5 數(shù)據(jù)數(shù)據(jù), CP A1 A2 A3 WE ADV CE A 1 2 3 4 5 6 7 8 9 10 11 O(A1) O(A2+1O(A

27、2) I (A3) O(A1+1) O(A1+2O(A2+2) O(A2+3) O(A2) I (A3+1) I/O 讀讀A2 地址地址 單元單元 數(shù)據(jù)數(shù)據(jù) 叢發(fā)叢發(fā) 模式模式 讀讀 A2+1 中的中的 數(shù)據(jù)數(shù)據(jù) 叢發(fā)叢發(fā) 模式模式 讀讀 A2+2 中的中的 數(shù)據(jù)數(shù)據(jù) 叢發(fā)叢發(fā) 模式模式 讀讀 A2+3 中的中的 數(shù)據(jù)數(shù)據(jù) 叢發(fā)叢發(fā) 模式模式 重新重新 讀讀A2 中的中的 數(shù)據(jù)數(shù)據(jù) ADV=1:叢發(fā)模式讀寫(xiě)叢發(fā)模式讀寫(xiě) 叢發(fā)模式讀寫(xiě)模式：在有新地址輸入后叢發(fā)模式讀寫(xiě)模式：在有新地址輸入后,自動(dòng)產(chǎn)生后續(xù)地址自動(dòng)產(chǎn)生后續(xù)地址 進(jìn)行讀寫(xiě)操作進(jìn)行讀寫(xiě)操作,地址總線讓出。地址總線讓出。 讀讀A1 地址地

28、址 單元單元 數(shù)據(jù)數(shù)據(jù) 叢發(fā)叢發(fā) 模式模式 讀讀 A1+1 中的中的 數(shù)據(jù)數(shù)據(jù) 叢發(fā)叢發(fā) 模式模式 讀讀 A1+2 中的中的 數(shù)據(jù)數(shù)據(jù) 在由在由SSRAM構(gòu)成的計(jì)算機(jī)系統(tǒng)中，由于在構(gòu)成的計(jì)算機(jī)系統(tǒng)中，由于在 時(shí)鐘有效沿到來(lái)時(shí)，地址、數(shù)據(jù)、控制等信號(hào)時(shí)鐘有效沿到來(lái)時(shí)，地址、數(shù)據(jù)、控制等信號(hào) 被鎖存到被鎖存到SSRAM內(nèi)部的寄存器中，因此讀寫(xiě)過(guò)內(nèi)部的寄存器中，因此讀寫(xiě)過(guò) 程的延時(shí)等待均在時(shí)鐘作用下，由程的延時(shí)等待均在時(shí)鐘作用下，由SSRAM內(nèi)部?jī)?nèi)部 控制完成。此時(shí)，系統(tǒng)中的微處理器在讀寫(xiě)控制完成。此時(shí)，系統(tǒng)中的微處理器在讀寫(xiě) SSRAM的同時(shí)，可以處理其他任務(wù)，從而提高的同時(shí)，可以處理其他任務(wù)，從

29、而提高 了整個(gè)系統(tǒng)的工作速度。了整個(gè)系統(tǒng)的工作速度。 SSRAM的使用特點(diǎn)：的使用特點(diǎn)： 1、動(dòng)態(tài)存儲(chǔ)單元及基本操作原理、動(dòng)態(tài)存儲(chǔ)單元及基本操作原理 T 存儲(chǔ)單元存儲(chǔ)單元 寫(xiě)操作寫(xiě)操作:X=1 =0 WE T導(dǎo)通，電容器導(dǎo)通，電容器C與位線與位線B連通連通 輸入緩沖器被選輸入緩沖器被選 通，數(shù)據(jù)通，數(shù)據(jù)DI經(jīng)緩沖經(jīng)緩沖 器和位線寫(xiě)入存器和位線寫(xiě)入存 儲(chǔ)單元儲(chǔ)單元 如果如果DI為為1，則向，則向 電容器充電，電容器充電，C存存 1;反之電容器放反之電容器放 電電,C存存0 。 刷新刷新R 行選線行選線X O D 讀讀/寫(xiě)寫(xiě)WE I D 輸出緩沖器輸出緩沖器/ 靈敏放大器靈敏放大器 刷新緩沖器刷新

30、緩沖器 輸入緩沖器輸入緩沖器 位位 線線 B 7.2.3 動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 C 讀操作讀操作:X=1 =1 WE T導(dǎo)通，電容器導(dǎo)通，電容器C與位線與位線B連通連通 輸出緩沖器輸出緩沖器/靈敏放大器靈敏放大器 被選通，被選通，C中存儲(chǔ)的數(shù)據(jù)中存儲(chǔ)的數(shù)據(jù) 通過(guò)位線和緩沖器輸出。通過(guò)位線和緩沖器輸出。 T 刷新刷新R 行選線行選線X O D WE I D 輸出緩沖器輸出緩沖器/ 靈敏放大器靈敏放大器 刷新緩沖器刷新緩沖器 輸入緩沖器輸入緩沖器 位位 線線 B 每次讀出后，必須及時(shí)每次讀出后，必須及時(shí) 對(duì)讀出單元刷新，即此對(duì)讀出單元刷新，即此 時(shí)刷新控制時(shí)刷新控制R也為高電平，也

31、為高電平， 則讀出的數(shù)據(jù)又經(jīng)刷新則讀出的數(shù)據(jù)又經(jīng)刷新 緩沖器和位線對(duì)電容器緩沖器和位線對(duì)電容器C 進(jìn)行刷新。進(jìn)行刷新。 思考題思考題：RAM屬于屬于PLD嗎？嗎？ 7.2.4 存儲(chǔ)容量的擴(kuò)展存儲(chǔ)容量的擴(kuò)展 位擴(kuò)展可以利用芯片的并聯(lián)方式實(shí)現(xiàn)。位擴(kuò)展可以利用芯片的并聯(lián)方式實(shí)現(xiàn)。 CE A11 A0 WE D0 D1 D2 D3 WE CEA0 A11 4K4位位 I/O0 I/O1 I/O2 I/O3 D12 D13 D14 D15 CE A0 A11 4K4位位 I/O0 I/O1 I/O2 I/O3 WE 1. 字長(zhǎng)（位數(shù)）的擴(kuò)展字長(zhǎng)（位數(shù)）的擴(kuò)展用用4KX4位的芯片組成位的芯片組成4K16

32、位的存儲(chǔ)系統(tǒng)。位的存儲(chǔ)系統(tǒng)。 2.2.字?jǐn)?shù)的擴(kuò)展字?jǐn)?shù)的擴(kuò)展用用8KX8位的芯片組成位的芯片組成32KX8位的存儲(chǔ)系統(tǒng)。位的存儲(chǔ)系統(tǒng)。 RAM D D0 0 D D7 7 A A0 0 A A12 12 CE 芯片數(shù)芯片數(shù)=4=4 RAM D D0 0 D D7 7 A A0 0 A A12 12 CE RAM D D0 0 D D7 7 A A0 0 A A12 12 CE RAM D D0 0 D D7 7 A A0 0 A A12 12 CE 系統(tǒng)地址線數(shù)系統(tǒng)地址線數(shù)=15=15 系統(tǒng)系統(tǒng):A0 A14 A13 A14? 2000H 2001H 2002H 3FFFH 4000H 400H

33、 4002H 5FFFH 6000H 6001H 6002H 7FFFH 0000H 0001H 0002H 1FFFH 芯片芯片:A0 A12 32K8位存儲(chǔ)器系統(tǒng)的地址分配表位存儲(chǔ)器系統(tǒng)的地址分配表 各各 RAM 芯片芯片 譯碼器譯碼器 有效輸有效輸 出端出端 擴(kuò)展的地?cái)U(kuò)展的地 址輸入端址輸入端 A14 A13 8K8位位RAM芯片地址輸入端芯片地址輸入端 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 對(duì)應(yīng)的十對(duì)應(yīng)的十 六進(jìn)制地六進(jìn)制地 址碼址碼 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

34、 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0000H 0001H 0002H 1FFFH 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 2000H 2001H 2002H 3FFFH 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1

35、 1 1 1 1 1 1 1 1 1 4000H 400H 4002H 5FFFH Y0 Y1 Y2 Y3 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 6000H 6001H 6002H 7FFFH A12 A0 C E W E D7 D0 8K 8 位位 （ ） 8K 8 位位 （ ） 8K 8 位位 （ ） 8K 8 位位 （ ） D7 D0 A12 A0 W E A1 A0 A14 A13 EN Y0 Y1 Y2 Y3

36、 13 13 13 13 13 8 8 8 8 8 74139 A12 A0 C E W E D7 D0 A12 A0 C E W E D7 D0 A12 A0 C E W E D7 D0 字?jǐn)?shù)的擴(kuò)展可以利用外加譯碼器控制存儲(chǔ)器芯片的片選輸入字?jǐn)?shù)的擴(kuò)展可以利用外加譯碼器控制存儲(chǔ)器芯片的片選輸入 端來(lái)實(shí)現(xiàn)。端來(lái)實(shí)現(xiàn)。 你接觸過(guò)哪些類型的你接觸過(guò)哪些類型的 存儲(chǔ)器？對(duì)其原理與使用存儲(chǔ)器？對(duì)其原理與使用 方法有何體會(huì)？方法有何體會(huì)？ 討論：討論： 7.2.4 7.2.5 作業(yè)： 7.3 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 7.3.1 CPLD的結(jié)構(gòu)的結(jié)構(gòu) 7.3.2 CPLD編程簡(jiǎn)介編程簡(jiǎn)介 7.

37、3 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件(CPLD) 每個(gè)塊之間可以使用可編程內(nèi)部連線每個(gè)塊之間可以使用可編程內(nèi)部連線(或者稱為可編程或者稱為可編程 的開(kāi)關(guān)矩陣的開(kāi)關(guān)矩陣)實(shí)現(xiàn)相互連接。實(shí)現(xiàn)相互連接。 CPLD器件內(nèi)部含有多個(gè)邏輯塊，每個(gè)邏輯塊都相當(dāng)于器件內(nèi)部含有多個(gè)邏輯塊，每個(gè)邏輯塊都相當(dāng)于 一個(gè)一個(gè)GAL器件器件; 與與PAL、GAL相比，相比，CPLD的集成度更高，有更多的輸?shù)募啥雀?，有更多的?入端、乘積項(xiàng)和更多的宏單元入端、乘積項(xiàng)和更多的宏單元; 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 邏輯塊 7.3.1 CPLD的結(jié)構(gòu)的結(jié)構(gòu) 可 編 程 內(nèi) 部 連 線 矩 陣

38、I/O I/O 更多更多乘積項(xiàng)乘積項(xiàng)、更多、更多宏單元宏單元、更多的、更多的輸入信號(hào)輸入信號(hào)。 通用的通用的CPLD器件邏輯塊的結(jié)構(gòu)器件邏輯塊的結(jié)構(gòu) 內(nèi)部 可編 程連 線區(qū) n 宏單元 1 宏單元 2 宏單元 3 可編 程乘 積項(xiàng) 陣列 乘積 項(xiàng)分 配 宏單元 m 內(nèi)部 可編 程連 線區(qū) m m I/O 塊 Xilinx XG500: 90個(gè)個(gè)36變量的乘積項(xiàng)變量的乘積項(xiàng),宏單元宏單元36個(gè)個(gè) Altera MAX7000: 80個(gè)個(gè)36變量的乘積項(xiàng)變量的乘積項(xiàng),宏單元宏單元16個(gè)個(gè) 到上一個(gè)宏單元到上一個(gè)宏單元 來(lái)自上一個(gè)宏單元來(lái)自上一個(gè)宏單元 乘積項(xiàng)分配電路乘積項(xiàng)分配電路 G G3 3 S

39、 S8 8 G G2 2 G G1 1 S S6 6 S S7 7 乘積乘積 項(xiàng)置項(xiàng)置 位位 全局復(fù)位全局復(fù)位 M M2 2 S S1 1 S S2 2 S S3 3 S S4 4 S S5 5 1 1 0 0 M M1 1 M M4 4 G G5 5 G G4 4 全局時(shí)鐘全局時(shí)鐘 3 3 S S R R D/TD/T C CLKLK FFFF M M5 5 全局置位全局置位 乘積項(xiàng)乘積項(xiàng) 復(fù)位復(fù)位 乘積項(xiàng)輸出使能乘積項(xiàng)輸出使能 OEOE M M3 3 到內(nèi)部可編到內(nèi)部可編 程連線區(qū)程連線區(qū) PTOE PTOE 到下一個(gè)宏單元到下一個(gè)宏單元 來(lái)自下一個(gè)宏單元來(lái)自下一個(gè)宏單元 到到 I/OI/

40、O 單元單元 OUTOUT 到到 I/OI/O 單元單元 3 3 XG500系列乘積項(xiàng)分配和宏單元系列乘積項(xiàng)分配和宏單元 可編程可編程 數(shù)據(jù)分配數(shù)據(jù)分配 器器 可編程數(shù)據(jù)可編程數(shù)據(jù) 選擇器選擇器 宏輸出宏輸出 可編程內(nèi)部連線可編程內(nèi)部連線 可編程內(nèi)部連線的作用是實(shí)現(xiàn)邏輯塊與邏輯塊之間、邏輯可編程內(nèi)部連線的作用是實(shí)現(xiàn)邏輯塊與邏輯塊之間、邏輯 塊與塊與I/O塊之間以及全局信號(hào)到邏輯塊和塊之間以及全局信號(hào)到邏輯塊和I/O塊之間的連接。塊之間的連接。 連線區(qū)的可編程連接一般由連線區(qū)的可編程連接一般由 E CMOS管實(shí)現(xiàn)。管實(shí)現(xiàn)。 可編程連接原理圖可編程連接原理圖 內(nèi)部連線內(nèi)部連線 宏單元或宏單元或 I/O 連線 連線 E2CMOS 管 管 T 當(dāng)當(dāng)E CMOS管被編程為導(dǎo)通管被編程為導(dǎo)通 時(shí)，縱線和橫線連通；被編程為時(shí)，縱線和橫線連通；被編程為 截止時(shí)，兩線則不通截止時(shí)，兩線則不通。 2 2 I/O