電子信息科學(xué)與技術(shù)畢業(yè)論文3

1、阜陽師范學(xué)院本科畢業(yè)論文題目：七個加數(shù)的并行同步加法器研究 學(xué) 號：2002c406152 姓 名: 徐峰 年 級：02級電子（1）班 系 別：物理系 專 業(yè)：電子信息科學(xué)與技術(shù) 完成日期：2005年12月 指導(dǎo)老師：劉杰論文提綱摘 要:微處理器中的算術(shù)邏輯單元包括算術(shù)運算和邏輯運算，加法器是其重要的組成部分。由于傳統(tǒng)的加法器同時只能進行兩個數(shù)相加，成為制約微處理器速度的瓶頸。如果能夠找到多個加數(shù)并行同步相加的設(shè)計方案并設(shè)計出新的加法器電路，則既可以克服傳統(tǒng)加法器不能同時進行多個數(shù)相加的缺點，同時也可以提高其它算術(shù)運算的速度?；诖?，以七個四位二進制加數(shù)為例研究了并行同步加法器的設(shè)計原理、工作

2、過程，并進行了模擬驗證。結(jié)果證明了該研究方案的正確性、可行性和快速性，完全可以應(yīng)用到新的微處理器的設(shè)計中，進而推動微處理器設(shè)計理念的變革。關(guān)鍵詞:半加器,全加器,超前進位加法器,4位超前進位加法器1 引言2 原理與結(jié)構(gòu)設(shè)計3 總體電路設(shè)計4 模塊結(jié)構(gòu)與功能介紹 4.1 模塊s0a、c01a、c02a結(jié)構(gòu)與功能介紹 4.1.1 模塊s0a結(jié)構(gòu)與功能介紹 4.1.2 模塊c01a結(jié)構(gòu)與功能介紹 4.1.3 模塊c02a結(jié)構(gòu)與功能介紹4.2 模塊ha1、ha2、ha3結(jié)構(gòu)與功能介紹4.3 模塊fa1、fa2、fa3結(jié)構(gòu)與功能介紹4.4 超前進位加法器 5 仿真驗證 5.1 功能驗證 5.2 時間仿真

3、6 結(jié)束語參考文獻摘要、關(guān)鍵詞譯文七個加數(shù)的并行同步加法器研究姓名:徐峰 學(xué)號:2002c406152 指導(dǎo)教師:劉杰摘 要:微處理器中的算術(shù)邏輯單元包括算術(shù)運算和邏輯運算，加法器是其重要的組成部分。由于傳統(tǒng)的加法器同時只能進行兩個數(shù)相加，成為制約微處理器速度的瓶頸。如果能夠找到多個加數(shù)并行同步相加的設(shè)計方案并設(shè)計出新的加法器電路，則既可以克服傳統(tǒng)加法器不能同時進行多個數(shù)相加的缺點，同時也可以提高其它算術(shù)運算的速度?；诖耍云邆€四位二進制加數(shù)為例研究了并行同步加法器的設(shè)計原理、工作過程，并進行了模擬驗證。結(jié)果證明了該研究方案的正確性、可行性和快速性，完全可以應(yīng)用到新的微處理器的設(shè)計中，進而推

4、動微處理器設(shè)計理念的變革。關(guān)鍵詞:半加器,全加器,超前進位加法器,4位超前進位加法器1 引言電子計算機是由具有各種邏輯功能的邏輯部件組成的,這些邏輯部件按其功能結(jié)構(gòu)又可分為組合邏輯電路和時序邏輯電路。所謂組合邏輯電路是由門電路組合而成的邏輯電路,加法器就屬于其中的組合邏輯電路。1-2在計算機中,中央微處理器（cpu）的算術(shù)邏輯單元（alu）的功能是進行算術(shù)運算和邏輯運算,且所有數(shù)據(jù)的運算都是以二進制為單位的3-4。在alu完成的操作中,邏輯運算是按位操作、同步運行,這使得邏輯運算速度很快,且是一個常數(shù),不需進行過多的優(yōu)化工作；在算術(shù)運算中，所有的加、減、乘、除運算，最終都要歸結(jié)為加法運算，因此

5、，加法器是算術(shù)運算中的重要運算部件，加法器的速度直接決定了整個電路的速度5。為了提高整體電路的速度,有必要提高加法器的速度,為此必須對加法器的電路進行改進。然而傳統(tǒng)的加法器不僅存在著進位問題，同時還存在著一次能進行幾個數(shù)相加的問題。為了降低加法器進位傳輸所耗的時間,提高其計算速度,人們設(shè)計了多種類型的加法器,如行波進位(rip)加法器、跳躍進位加法器(cska:carry-skip adders)、進位選擇加法器(csla:carry-select adders)、超前進位加法器(cla:carry-lookahead adders)等6。它們都是利用各位之間的狀態(tài)(進位傳遞函數(shù)p、進位產(chǎn)生函

6、數(shù)g等)來預(yù)先產(chǎn)生進位信號,以此降低進位從低位向高位傳遞的時間6。但這些加法器一次只能進行兩個數(shù)相加，對多個數(shù)相加需要逐個相加，這顯然影響了運算速度。本文通過七個4位二進制加數(shù)的并行同步加法器的研究，探討了多個加數(shù)相加的并行同步加法器的設(shè)計原理及工作過程，最后通過軟件max+plus ii對設(shè)計方案進行了功能驗證和時間仿真。2 原理與結(jié)構(gòu)設(shè)計 如圖1所示，這是七個四位二進制數(shù)相加的平面結(jié)構(gòu)原理圖，加數(shù)分別用a3、a2、a1、a0;b3、b2、b1、b0;c3、c2、c1、c0;d3、d2、d1、d0;e3、e2、e1、e0;f3、f2、f1、f0;g3、g2、g1、g0表示，它們均是二進制數(shù)。

7、因為七個四位二進制數(shù)相加所得最大和用二進制表示是七位，故用s6、s5、s4、s3、s2、s1、s0表示最后的和。又七個一位二進制數(shù)相加最大和是111，因此它們的進位有兩個，分別用c01a、c02a;c11a、c12a;c21a、c22a;c31a、c32表示。 下面對圖1進行分析：a0、b0、c0、d0、e0、f0、g0相加得本位和s0a與兩進位c01a、co2a;a1、b1、c1、d1、e1、f1、g1相加得本位和s1a與兩進位c11a、c12a;a2、b2、c2、d2、e2、f2、g2相加得本位和s2a與兩進位c21a、c22a;a3、b3、c3、d3、e3、f3、g3相加得本位和s3a與

8、兩進位c31a、c32a，圖中的c-1和c-2是低位模塊傳來的進位。如圖1示，s0a與c-1，c22a與c31a采用半加器，所得和分別是s0b、s4b，進位分別為c0b、c4b。s1a、c-2、c01a，s2a、c02a、c11a，s3a、c12a、c21a采用全加器，所得和分別為s3b、s2b、s1b，進位分別為c3b、c2b、c1b。圖中s5b=c32a。這是推理的第一步。下面進行推理的第二步：s0就是s0b，s1b與c0b采用半加器，得和s1與進位c1，可以看出，進位c1，以及s2b與c1b、s3b與c2b、s4b與c3b、s5b與c4b組成了一個兩個二進制數(shù)相加的4位超前進位加法器，這

9、時可以利用各位之間的狀態(tài)(進位傳遞函數(shù)p、進位產(chǎn)生函數(shù)g)來預(yù)先產(chǎn)生低位的進位信號,從而得出加到每一位全加器上的進位輸入信號c2、c3、c4、c5,而不是從最低位開始逐位傳遞進位信號,就可以有效地提高運算速度、節(jié)省運算時間。最后就得出了和s6、s5、s4、s3、s2、s1、s0,這里的s6就是進位c54。 圖1 七個二進制加數(shù)相加的原理圖3 總體電路設(shè)計如圖2所示，這是一個七個四位加數(shù)的并行同步加法器的邏輯電路圖，在電路設(shè)計中由于電路比較復(fù)雜，所以把結(jié)構(gòu)相同的電路部分封裝成模塊進行設(shè)計，這樣在繪制電路圖和模擬仿真時就可以調(diào)用模塊進行。關(guān)于模塊的內(nèi)部結(jié)構(gòu)及邏輯推算在后面進行介紹。圖2 七個加數(shù)的

10、并行同步加法器電路圖在這個電路中，模塊s01、s11、s21、s31的內(nèi)部結(jié)構(gòu)和功能都是相同的，它們的功能都是計算出七個二進制輸入數(shù)（ai、bi、ci、di、ei、fi、gi，i=0、1、2、3）的本位和(sia,i=0、1、2、3)與兩進位(ci1a、ci2a,i=0、1、2、3)。模塊ha1、ha2、ha3都是半加器，ha1的功能是得出s0a與c-1的本位和s0b與進位c0b，ha2的功能是得出c22a與c31a的本位和s4b與進位c4b，ha3的功能是得出s1b與c0b的本位和s1與進位c1。模塊fa1、fa2、fa3是內(nèi)部結(jié)構(gòu)相同的全加器，它們有三個輸入數(shù)，輸出是本位和與進位；fa1的

11、功能是得出加數(shù)s1a、c-2、c01a的本位s1b與進位c1b，fa2的功能是得出加數(shù)s2a、c02a、c11a的本位和s2b與進位c2b，fa3的功能是得出加數(shù)s3a、c12a、c21a的本位和s3b與進位c3b。模塊fa4、fa5、fa6、fa7也是內(nèi)部結(jié)構(gòu)相同的全加器，但與模塊fa1、fa2、fa3不同的是它們的輸出只有本位和，進位的線路都在模塊之外表示的；模塊fa4的功能是得出加數(shù)s2b、c1b、c1的本位和s2，模塊fa5的功能是得出加數(shù)s3b、c2b、c2的本位和s3，模塊fa6的功能是得出加數(shù)s4b、c3b、c3的本位s4，模塊fa7的功能是得出加數(shù)s5b、c4b、c4的本位和s

12、5。圖2中進位c2、c3、c4、c5（即s6）的線路封裝在模塊jw內(nèi)，模塊jw的功能主要是得出超前進位c2、c3、c4、c5，關(guān)于c2、c3、c4、c5的函數(shù)表達(dá)式的推導(dǎo)在4.4中將給予推算。4 模塊結(jié)構(gòu)與功能介紹4.1 模塊s0a、c01a、c02結(jié)構(gòu)與功能介紹考慮到模塊s01、s11、s21、s31的內(nèi)外部結(jié)構(gòu)都完全相同，見圖2、圖3、圖4，所以這里選擇模塊s01作為典型范例來介紹。模塊s01又有三塊模塊構(gòu)成，分別是s0a、c01a、c02a。模塊s0a的功能是得出七個二進制數(shù)相加的本位和；c01a、c02a的功能是得出七個二進制數(shù)相加的向前一位進位和向前二位進位。下面分別介紹模塊s0a、

13、c01a、c02a的結(jié)構(gòu)和功能。 圖3 模塊s01外部結(jié)構(gòu) 圖4 模塊s01內(nèi)部結(jié)構(gòu)4.1.1 模塊s0a結(jié)構(gòu)與功能介紹模塊s0a電路圖可根據(jù)下面s0a的邏輯函數(shù)表達(dá)式繪出，它是有64個七輸入端口的與門和1個64輸入端口的或門構(gòu)成，此電路采用了大量的與門和或門設(shè)計，這樣就使電路級數(shù)達(dá)到了最低，從而提高了運算速度；利用卡諾圖化簡法推算出s0a的函數(shù)表達(dá)式，表1是它的邏輯卡諾圖： 表1 s0a邏輯卡諾圖根據(jù)此表，可以得出s0a的函數(shù)表達(dá)式為：4.1.2 模塊c01a結(jié)構(gòu)與功能介紹模塊c01a電路圖可根據(jù)下面c01a的函數(shù)表達(dá)式繪出，它是有43個6輸入端口與門和1個43輸入端口或門構(gòu)成，此電路使用了

14、與非門設(shè)計來降低電路的級數(shù)；再利用卡諾圖化簡法推算出c01a的函數(shù)表式，表2是它的邏輯卡諾圖：表2 c01a邏輯卡諾圖根據(jù)此表，可以得出c01a的函數(shù)表達(dá)式為：4.1.3 模塊c02a結(jié)構(gòu)與功能介紹模塊c02a電路圖可根據(jù)下面c02a邏輯函數(shù)表達(dá)式繪出，利用卡諾圖化簡法推算出c02a的函數(shù)表達(dá)式，表3是它的邏輯卡諾圖： 表3 c02a邏輯卡諾圖根據(jù)此表，可以得出c02a的函數(shù)表達(dá)式為：4.2 模塊ha1、ha2、ha3介紹模塊ha1、ha2、ha3都是半加器，它們的內(nèi)部結(jié)構(gòu)與功能都相同，在此以模塊ha1為例作詳細(xì)介紹，見圖5和圖6。圖5中兩輸入端口表示加數(shù)和被加數(shù)，對于此模塊是指s0a和c-1

15、，s0b是s0a與c-1相加所得的本位和，c0b是進位。圖5 模塊ha1外部結(jié)構(gòu)圖6 半加器電路圖表4 半加器真值表s0ac-1c0bs0b0000010110011110下面來推導(dǎo)s0b、c0b的邏輯函數(shù)表達(dá)式，表4是其功能表。由此表可得出、 ， 依此可以類推出模塊ha2、ha3輸出端的邏輯函數(shù)表達(dá)式7，對于模塊ha2：，對于模塊ha3： 、。4.3 模塊fa1、fa2、fa3介紹 模塊fa1、fa2、fa3都是全加器，它們的內(nèi)部結(jié)構(gòu)和功能都相同，在此以模塊fa1為例作詳細(xì)介紹，見圖7和圖8。圖8中輸入端代號s、c1、c2分別表示兩個加數(shù)和低位向高位的進位，對應(yīng)于圖8，分別代表s1a、c01

16、a、c-2，s1b是全加器的本位和，c1b是進位。 圖7 模塊fa1外部結(jié)構(gòu) 圖8 全加器電路圖下面推導(dǎo)s1b、c1b的邏輯函數(shù)表達(dá)式，表5是其功能表。按照輸入均取反，輸出也均為反（例如功能表的第1、8行，第2、7行，第3、6行，第4、5行反映了這一關(guān)系），可把s1b、c1b輸出表達(dá)式寫成與或非門的形式，這樣就降低了門電路的級數(shù)，從而提高了運行的速度。表5 全加器真值表 ， 依此可類推出模塊fa2、fa3的輸出端的邏輯函數(shù)表達(dá)式，至于模塊fa2：， 至于模塊fa3：， 。74.4 超前進位加法器將4個全加器相連可得4位加法器,但其加法時間較長,這是因為進位是串行傳送的,高位全加和必須等低位進位

17、來到后才能進行,加法時間與位數(shù)有關(guān)。只有改變進位逐位傳送的路徑,才能提高加法器工作速度。解決方法之一是采用“超前進位產(chǎn)生電路”來同時形成各位進位,從而實現(xiàn)快速加法。圖9是本設(shè)計中所使用的超前進位加法器的邏輯電路圖。在圖9中，模塊jw的功能是利用各位之間的狀態(tài)(進位傳遞函數(shù)p、進位產(chǎn)生函數(shù)g)來預(yù)先產(chǎn)生高位的進位信號,從而得出加到每一位全加器上的進位輸入信號c2、c3、c4、c5,而不是從最低位開始逐位傳遞進位信號,這樣可以有效地提高運算速度、節(jié)省運算時間。它的邏輯電路圖如圖10示。圖9 超前進位加法器圖10 模塊jw電路圖下面推導(dǎo)超前進位邏輯函數(shù)表達(dá)式:根據(jù)表5，超前進位產(chǎn)生的電路是根據(jù)各位進

18、位的條件來實現(xiàn)的。只要滿足下述兩條件中任一條,就可形成c2:(1)s2b、c1b均為:“1”;(2)s2b、c1b任一個為“1”,且進位c1為“1”,由此,可得出c2的表達(dá)式為:c2=s2bc1b+(s2b+c1b)c1;同理只要滿足下述條件中任一個即可形成c3:(1)s3b、c2b均為“1”;(2)s3b、c2b任一為“1”,且s2b、c1b均為“1”;(3)s3b、c2b任一為“1”,同時s2b、c1b任一為“1”,且進位c1為“1”,由此,可得出c3表達(dá)式為:c3=s3bc2b+(s3b+c2b)s2bc1b+(s3b+c2b)(s2b+c1b)c1;8同理可得c4、c5的表達(dá)試為: c

19、4=s4bc3b+（s4b+c3b）s3bc2b+（s4b+c3b）(s3b+c2b)s2bc1b+（s4b+c3b）(s3b+c2b)(s2b+c1b)c18;c5=s5bc4b+(s5b+c4b)s4bc3b+(s5b+c4b)(s4b+c3b)s3bc2b+(s5b+c4b)(s4b+c3b)(s3b+c2b)s2bc1b+(s5b+c4b)(s4b+c3b)(s3b+c2b)(s2b+c1b)c18;下面可以引入進位傳遞函數(shù)pi和進位產(chǎn)生函數(shù)gi的概念。它們的定義為： ； ； ；pi的意義是：當(dāng)sib、cib中有一個為“1”時，若有進位輸入，則本位向高位傳送進位，這個進位可看成是低位進

20、位越過本位直接向高位傳遞的。gi的意義是：當(dāng)sib、cib均為“1”時，不管有無進位輸入，定會產(chǎn)生向高位的進位。將pi、gi代入c1-c4式，便可得： 當(dāng)全加器的輸入均取反碼時，它的輸出也取反碼?？砂阉鼈円浴芭c非”、“或非”、“與或非”形式改寫成 圖11 模塊fa4電路圖模塊fa4、fa5、fa6、fa7功能都是得出本位和,這里只以fa4為例介紹,它的邏輯電路圖如圖11示，可推導(dǎo)出本位和的邏輯函數(shù)表達(dá)式：同樣可得： 5 仿真驗證5.1 功能驗證對本文中的七個加數(shù)的并行同步加法器的功能驗證，是用軟件max+plus實現(xiàn)的。在max+plus數(shù)字系統(tǒng)開發(fā)軟件上,采用max+plus的圖形編輯法對其

21、電路原理圖進行設(shè)計輸入，將所設(shè)計輸入的文件（.gdf文件）存盤并運行集成編譯器的網(wǎng)表提取器模塊檢查文件的錯誤，之后用max+plus/waveform editor對設(shè)計項目進行仿真，即對電路的功能進行模擬，以驗證電路設(shè)計的正確性9-10。圖12a和圖12b就是此加法器的波形仿真,由圖可知此電路設(shè)計是正確的，取其中任意兩組值驗證，例如在800ns900ns間，g3g0、f3f0都取1,e3e0、d3d0、c3c0、b3b0、a3a0都取0，c-1、c-2取0，這七個二進制數(shù)相加所得結(jié)果s6s5s4s3s2s1s0=0011110;在1.3s1.4s間，g3g0、f3f0、e3e0、d3d0、c

22、3c0、b3b0、a3a0都取1，c-1、c-2取0，這七個二進制數(shù)相加所得結(jié)果s6s5s4s3s2s1s0=1101001。圖12a 波形驗證圖12b 波形驗證 5.2 時間仿真這里用max+plus/timing analyzere命令對七個四位二進制數(shù)的并行同步加法器和兩個四位二進制數(shù)的超前進位加法器進行定時分析，然后將兩者的的運算時間作一比較就可知道哪種加法器的性能更優(yōu)越。計算機微處理器對七個四位二進制數(shù)相加的過程是第一個數(shù)與第二個數(shù)用超前進位加法器相加，所得和與第三個數(shù)再采用超前進位加法器，直至加到第七個數(shù)，如此可知整個過程所用時間是兩個四位二進制數(shù)用超前進位加法器運算所用時間的6倍

23、，通過圖14可知兩個四位二進制數(shù)用超前進位加法器運算所用最大時間是13.1ns,那么計算機微處理器對七個四位二進制數(shù)相加所用最大時間是613.1ns=78.6ns。而本文中的七個加數(shù)的并行同步加法器運算所用最大時間是46ns，見圖13示。這明顯比前者運算所用時間短、而且減少了約2/5的時間。這進一步證實了本加法器設(shè)計是快速的、可行的、性能優(yōu)越的。圖13 七個加數(shù)的并行同步加法器定時分析圖14 四位超前進位加法器定時分析6 結(jié)束語通過軟件max+plus對七個四位二進制數(shù)的并行同步加法器的電路模擬仿真，以及與超前進位加法器對七個四位二進制數(shù)相加所用時間的比較，可以看出七個加數(shù)的并行同步加法器的運

24、算速度比計算機微處理器的運算速度更快，并且七個加數(shù)的并行同步加法器實現(xiàn)了一次對七個加數(shù)的同時相加，這克服了計算機微處理器一次只能對兩個加數(shù)相加的弊端，因此七個加數(shù)的并行同步加法器比傳統(tǒng)的加法器性能更具快速性和優(yōu)越性。如將該研究方案應(yīng)用到新的微處理器的設(shè)計中，會使微處理器運算速度得到很大的提高，必將推動微處理器設(shè)計理念的變革。參考文獻：1王德新 王志康.計算機組成m.上海：復(fù)旦大學(xué)出版社，1999年2仇玉章.32位微型計算機原理與接口技術(shù)m.北京：清華大學(xué)出版社，2000年3韓 雁.專用集成電路設(shè)計技術(shù)基礎(chǔ)m.四川：電子科技大學(xué)出版社，2000年4謝瑩，陳琳.16位超前進位加法器的設(shè)計j.合肥工

25、業(yè)大學(xué)學(xué)報，2004年，27卷5黃舒懷，蔡敏.超前進位加法器的一種優(yōu)化設(shè)計j.半導(dǎo)體技術(shù)，2004年，29卷6安印龍，許琪等.并行加法器的研究與設(shè)計j.晉中師范高等?？茖W(xué)校學(xué)報，2003年，20（4）：3307康華光.電子技術(shù)基礎(chǔ)數(shù)字部分m.北京：高等教育出版社，2000年8王愛英.計算機組成與結(jié)構(gòu)m.北京：清華大學(xué)出版社，1990年9李國洪，沈明山.可編程器件eda技術(shù)與實踐m.北京：機械工業(yè)出版社，2004年10馮濤，王程.可編程邏輯器件開發(fā)技術(shù)max+plus入門與提高m.北京：人民郵電出版社，2002 the research of seven numbers parallel and synchronous addername:xufeng student number:2002c406152 advisor:liujieabstract:the arithmetic logic unit in the microprocessor includes the arithmetic operations and the logic operations,the adder is its important part.