多路彩燈控制器的設計

1、課程設計eda技術(shù)與vhdl語言課程設計報告題 目： 班 級： 姓 名： 學 號： 指導教師： 成 績： 電子與信息工程學院信息與通信工程系多路彩燈控制器摘 要：現(xiàn)代電子設計技術(shù)的核心已日趨轉(zhuǎn)向基于計算機的電子設計自動化技術(shù)，即eda技術(shù)。eda技術(shù)就是依賴功能強大的計算機，在eda工具軟件平臺上，對以硬件描述語言hdl為邏輯描述手段完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。eda技術(shù)式的設計者的工作僅限于利用軟件的方式，即利用硬件語言和eda軟件來完成對系統(tǒng)硬件功能的實現(xiàn)，這是電子設計的一個巨大進步。關(guān) 鍵 詞： 電

2、子設計自動化(eda)；vhdl； 彩燈控制器；目錄1 解決方案11.1 方案11.2 說明12 模塊設計及其功能描述12.1模塊功能描述12.2時序控制模塊22.3 顯示控制模塊43 多路彩燈控制器的實現(xiàn)73.1整體功能描述73.2設計原理74 總 結(jié)101 解決方案1.1 方案我用vhdl語言設計了一個十六路彩燈控制器，六種花型循環(huán)變化，有異步清零開關(guān)，并且可以選擇快慢兩種節(jié)拍。本控制電路采用vhdl語言設計。運用自頂而下的設計思想，按功能逐層分割實現(xiàn)層次化設計。根據(jù)多路彩燈控制器的設計原理，將整個控制器分為兩個部分，分別為時序控制模塊和顯示控制模塊。時序控制模塊實現(xiàn)的功能是產(chǎn)生1/4和1

3、/8的時鐘信號。顯示控制模塊中實現(xiàn)的六種花型分別為：101010101010101011001100110011001110001110001110111100001111000011111000001111101111110000001111整個電路僅有時序控制和顯示控制兩個模塊。1.2 說明我們可以從兩方面入手。先寫時序控制模塊，再寫顯示控制模塊。最后用例化語句。把他們結(jié)合在一起。實現(xiàn)元器件的組合。2 模塊設計及其功能描述2.1模塊功能描述時序控制模塊的功能是產(chǎn)生輸入脈沖的1/4分頻脈沖信號和1/8分頻脈沖信號，以此控制十六路彩燈的快慢節(jié)奏變化。時序模塊有3個輸入1個輸出。choose是控

4、制彩燈變換快慢的。choose=1時，輸出1/4/分頻脈沖信號。choose=0時，輸出1/8分頻脈沖信號。clk_in是輸入的脈沖信號。reset是置位信號。高電平有效。clkout是輸出信號。顯示控制模塊的功能是使電路產(chǎn)生六種花型并且循環(huán)顯示，以此實現(xiàn)本次課程設計要求實現(xiàn)的多路彩燈控制器的花型循環(huán)顯示功能。顯示模塊有2輸入1個輸出。clk是時鐘輸入信號。reset是置位信號，高電平有效。q是輸出信號，輸出6種彩燈變化。2.2時序控制模塊1.時序控制模塊文本輸入和截圖：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_un

5、signed.all;entity fenpin isport(choose:in std_logic;clk:in std_logic;reset:in std_logic;clkout:out std_logic);end fenpin;architecture behav of fenpin issignal cllk:std_logic;beginprocess(clk,reset,choose)isvariable count:std_logic_vector(2 downto 0);beginif reset=1 then cllk=0;count:=000;elsif risin

6、g_edge(clk)thenif choose=1 thenif count=011then count:=000;cllk=not cllk;elsecount:=count+1;end if;elseif count=111then count:=000;cllk=not cllk;elsecount:=count+1;end if;end if;end if;end process;clkout=cllk;end architecture behav;2.時序控制模塊波形仿真截圖：2.3 顯示控制模塊1.時序控制模塊文本輸入和截圖：library ieee;use ieee.std_l

7、ogic_1164.all;entity machine isport(clk:in std_logic;reset:in std_logic;q:out std_logic_vector(15 downto 0);end machine;architecture behav of machine istype state is(s0,s1,s2,s3,s4,s5,s6);signal current_state:state;signal qq:std_logic_vector(15 downto 0);beginprocess(reset,clk)isconstant f1:std_logi

8、c_vector(15 downto 0):=1010101010101010;constant f2:std_logic_vector(15 downto 0):=1100110011001100;constant f3:std_logic_vector(15 downto 0):=1110001110001110;constant f4:std_logic_vector(15 downto 0):=1111000011110000;constant f5:std_logic_vector(15 downto 0):=1111100000111110;constant f6:std_logi

9、c_vector(15 downto 0):=1111110000001111;beginif reset=1 thencurrent_stateqq=0000000000000000;current_stateqq=f1;current_stateqq=f2;current_stateqq=f3;current_stateqq=f4;current_stateqq=f5;current_stateqq=f6;current_state=s1;end case;end if;end process;qc,clk=clk,reset=reset,clkout=s1);u2:machine por

10、t map(clk=s1,reset=reset,q=q);end one;2. 整體模塊rtl電路圖截圖：3.整體控制模塊波形仿真截圖：4 總 結(jié)此次eda課程設計時間比較緊張。同學們因為剛?cè)胧炙远疾辉趺磿胵uartus ii 4.0這個軟件。通過我們不停的上網(wǎng)找資料，我終于大致了解了如何將整個系統(tǒng)根據(jù)不同的功能化分成模塊，再分別進行設計，逐個攻破，最后再將其整合。用vhdl進行設計，首先應該理解，vhdl語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設計層次。應充分利用vhdl“自頂向下”的設計優(yōu)點以及層次化的設計概念，層次概念對于設計復雜的數(shù)字系統(tǒng)是非常有用

11、的，它使得我們可以從簡單的單元入手，逐漸構(gòu)成龐大而復雜的系統(tǒng)。通過使用eda編程既方便有快捷的實現(xiàn)了程序本次設計的程序已經(jīng)在硬件系統(tǒng)上得到了驗證 ,實驗表明 ,此設計方法能夠滿足多種不同花樣彩燈的變化要求 ,并且該方法便于擴展不同變化模式的彩燈花樣。但是試驗中也出現(xiàn)了一些不熟練的操作問題和一些復雜程序的不能完全理解都需要我在平時多學習，進一步的完善自己。在實習中經(jīng)常會遇到一些自己可能暫時無法想明白的問題，請教同學或老師是很好的做法，節(jié)省時間也會從別人上上學到更多。在設計時和同學相互交流各自的想法也是很重要的，不同的人對問題的看法總有差異，我們可以從交流中獲得不同的思路，其他人的設計一定有比你出色的地方，很好的借鑒，并在大家的商討中選擇最優(yōu)方案最終一定會得到最好的設計方法。電子技術(shù)課程設計是配合電子技術(shù)基礎課程與實驗教學