硬件技術4-1概要匯編

1、 2 一.8086/8088CPU構成 1.執(zhí)行部件(EU-Execution Unit) 負責指令的執(zhí)行 1.1算術邏輯部件ALU 負責進行算術和邏輯運算 1.2工作寄存器組 CPU內部的存儲單元 1.2.1數(shù)據(jù)寄存器 AX、BX、CX、DX；暫存計算過程中的操作數(shù)、結果或 其它數(shù)據(jù)?？梢约醋鳛?6位寄存器，又作為8位寄存器（AL、 AH、BL、BH、CL、CH、DL、DH） 3 程序設計模型圖 4 1.2.2指針和變址寄存器 SP、BP、SI、DI；暫存數(shù)據(jù)（與數(shù)據(jù)寄存器相同用途，稱為通用寄 存器），只能作為16位寄存器使用。 1.2.3標志寄存器(FLAGS) 作為16位寄存器使用 AF

2、、CF、SF、ZF、OF、PF由運算結果確定（ALU的狀態(tài)），DF、 IF、TF人為設置（專門的指令） 2.總線接口部件(BIU-Bus Interface Unit) 負責CPU與存儲器、外設之間的信息傳送。 2.1段寄存器 存放程序段和數(shù)據(jù)段的段基值 2.2指令指針 存放下條指令的地址偏移 5 6 7 8 2.3物理地址形成機制 20位的二進制全加器，輸入量為二個16位的邏輯地址，輸出量一個20 位的物理地址。 2.4指令隊列 可存放6個字節(jié)指令,使之以流水線技術協(xié)調BIU和EU工作。 隊列空 有請求 空狀態(tài) 響應請求 取 指令 Y N N Y BIU工作流程工作流程 隊列中取指令 訪問

3、存儲器或I/O 請求BIU總線 執(zhí)行指令 N Y EU工作流程工作流程 9 二.存儲器構成 1.存儲單元地址的分段 地址總線20位，可尋址空間為220=1MB。 數(shù)據(jù)總線16位，當?shù)刂纷鳛椴僮鲾?shù)時，可尋址空間為216=64KB。 2.分段原則 2.1把存儲器空間劃分成若干個段，每個段的大小把存儲器空間劃分成若干個段，每個段的大小 64KB。 2.2段大小任意，但段首地址必須取從地址段大小任意，但段首地址必須取從地址00000H開始，每開始，每 16個字節(jié)間隔的地址（即個字節(jié)間隔的地址（即20位地址的最低位地址的最低4位必須為位必須為0000B） 3.形成機制 3.1若干名詞 3.1.1段地址(

4、20位):各個存儲器段的首地址(起始地址) 3.1.2段基值(16位):段地址的高16位有效二進制數(shù) 根據(jù)分段原則2.2有 段地址段地址=段基值段基值*16 10 3.1.3偏移地址(16位):段內地址相對于段地址的偏移值 根據(jù)分段原則2.1有 偏移地址偏移地址 216-1 3.1.4物理地址(20位):在1MB的存儲器中，每一個存儲單元所對應的唯一的 編號，又稱為絕對地址。 3.2形成機制 3.2.1公式: 物理地址物理地址=段地址段地址+偏移地址偏移地址 =段基值段基值*16+偏移地址偏移地址 3.2.2實現(xiàn)電路: P.77 圖4-5 3.2.3段寄存器(存放段基值)與存儲器器指針(存放偏

5、移地址)的系統(tǒng)搭配 CS:IP SS:SP, SS:BP DS:BX, DS:EDI, DS:ESI, DS:8-bit or 16-bit_literal(程序中立即數(shù)程序中立即數(shù)) ES:DI 11 12 三.8086/8088CPU的引腳和功能 1.總線時序 8086/8088CPU訪問存儲器和訪問存儲器和I/O的周期稱為的周期稱為總線周期總線周期 (bus cycle), 每個總線周期由每個總線周期由4個系統(tǒng)個系統(tǒng) 時鐘節(jié)拍時鐘節(jié)拍 組成（組成（T1，T2，T3，T4狀態(tài)）。狀態(tài)）。 如果時鐘頻率為如果時鐘頻率為5MHZ，則，則8088/8086的總線周期的總線周期4 1/5Mhz=8

6、00ns， 即即CPU讀寫存儲器或讀寫存儲器或IO每秒每秒1.25百萬次（由于內部指令隊列，百萬次（由于內部指令隊列， 8088/8086執(zhí)行指令速度達執(zhí)行指令速度達2.5MIPS-Million Instructions Per Second每秒百萬條指令每秒百萬條指令) 1.1 T1節(jié)拍 存儲器或I/O端口地址輸出。輸出控制信號ALE、DT/R和IO/M （8088）或M/IO（8086）。 1.2 T2節(jié)拍 使存儲器或I/O開始執(zhí)行一個讀或寫操作（發(fā)送控制信號RD或WR 及DEN）。 13 總線緩存器和鎖存器 14 15 16 READY時序時序 17 1.3 T3節(jié)拍 在后沿(節(jié)拍結束

7、時)采樣數(shù)據(jù)總線，獲取數(shù)據(jù)。 1.4 T4節(jié)拍 所有總線信號無效，為下一個總線周期做準備（以后可能包含若干個 空閑周期）。 1.5 TW節(jié)拍 在T2結束時采樣READY信號，若為低電平，則延長T3（在T2和T3之 間插入TW節(jié)拍或T3和T4之間插入）。 2.8086/8088CPU的引腳信號和功能 2.1概述 2.1.1引腳分類 18 雙列直插封裝（雙列直插封裝（dual in_line packages-DIPs) 四類引腳四類引腳 地址總線地址總線:20位地址線位地址線 數(shù)據(jù)總線數(shù)據(jù)總線:16位數(shù)據(jù)線位數(shù)據(jù)線 控制總線控制總線:讀讀/寫寫/. 其他其他:電源電源/時鐘時鐘/ 8086和和8

8、088的差異的差異 M/IOIO/M BHE/S7SS0 外部外部16位數(shù)據(jù)總線位數(shù)據(jù)總線 (AD0-AD15) 外部外部8位數(shù)據(jù)總線位數(shù)據(jù)總線 (AD0-AD7) 十六位十六位CPU準十六位準十六位CPU 8086 8088 19 2.1.2 8086內部構成及信號 20 2.1.3 8086引腳信號 21 AD15AD0(Address/Data雙向,8088AD0AD7雙向) 數(shù)據(jù)/地址復用,地址需鎖存(T1,ALE=1 地址, ALE=0 數(shù)據(jù)) 20位內存地址的低16位 16位I/O地址 A19A16/S6S3(Address/Status,輸出) 地址/狀態(tài)復用(T1時作為地址)

9、20位內存地址的高4位/運行狀態(tài) 2.2引腳信號的功能 2.2.1數(shù)據(jù)/地址信號 22 MN/MX(MiNimum/MaXimum) 輸入,+5V/GND 最小/最大模式 RESET 輸入,4個周期高電平有效 復位 RD (ReaD) 輸出,低電平有效 讀選通 INTR (INTerrupt Request) 輸入,高電平有效 可屏蔽中斷請求 TEST 輸入,低電平有效 決定WAIT指令的操作 2.2.2控制信號1(與模式無關) 23 READY 輸入,高電平有效 準備好 NMI(Non Maskable Interrupt) 輸入,低到高的上升沿觸發(fā) 非屏蔽中斷申請 CLK(CLocK) 輸

10、入,占空比30% 基本定時信號 Vcc (Voltage) 電源輸入,+5V10% GND(GrouND) 接地 24 2.2.3 控制信號2(與模式選擇有關) WR(Write) 輸出,低電平有效 MN：當前進行寫操作 MX：LOCK，鎖定總線控制權 BHE/S7(Bus High Enable/Status)-8086 輸出，低電平有效 高8位數(shù)據(jù)有效（8086） SS0(Status)-8088 MN：輸出，與M/IO和DT/R組合表示狀態(tài) MX：恒為高電平 25 IO/M(Input and Output/Memory)-8088 M/IO(Memory/Input and Outpu

11、t)-8086 輸出，低電平有效 MN：總線上的數(shù)據(jù)是存儲器地址或I/O端口地址 MX：S2與S0、S1組合表示狀態(tài) INTA(INTerrupt Acknowledge) 輸出，低電平有效 MN：中斷響應 MX：QS1與QS0組合表示狀態(tài) 26 ALE(Address Latch Enable) 輸出，高電平有效 MN：=1，當前地址/數(shù)據(jù)總線上為地址信息 =0，當前地址/數(shù)據(jù)總線上為數(shù)據(jù)信息 MX：QS0與QS1組合表示狀態(tài) DT/R(Data Transmit/Receive) 輸出 MN：=1，進行數(shù)據(jù)發(fā)送 =0，進行數(shù)據(jù)接收 MX：S1與S0、S2組合表示狀態(tài) 27 DEN(Data

12、 Enable) 輸出，低電平有效 MN：數(shù)據(jù)總線有效 MX：S0與S1、S2組合表示狀態(tài) HOLD(HOLD request) 輸入，高電平有效 MN：申請和占用總線控制權 MX：RQ/GT0，雙向 其它協(xié)處理器和DMA等的總線請求與回答 28 HLDA(HoLD Acknowledge) 輸出，高電平有效 MN：響應總線請求 MX：RQ/GT1，雙向 其它協(xié)處理器和DMA等的總線請求與回答 29 8088/8086CPU可以工作在可以工作在MIN/MAX MODE， 由由MN/MX引腳電平?jīng)Q定引腳電平?jīng)Q定 最小模式工作在單處理器方式，最小模式工作在單處理器方式，M/IOM/IO，RDRD，

13、WR WR 等控制信號由等控制信號由CPUCPU直接產(chǎn)生直接產(chǎn)生，總線驅動能力不總線驅動能力不 強。強。 最大模式工作在多處理器和協(xié)處理器方式，由最大模式工作在多處理器和協(xié)處理器方式，由 總線控制器總線控制器82888288產(chǎn)生產(chǎn)生存儲器和存儲器和IO的讀寫控制信的讀寫控制信 號號MRDC，MWTC，IORC，IOWC，因此，因此總總 線驅動能力較強。線驅動能力較強。 四.8088/8086系統(tǒng)構成 1.工作模式 為適應各種應用需求，系統(tǒng)構成有二種工作模式 30 MN/MX接+5V 8284作為時鐘發(fā)生電路 3片8282/8283作為地址鎖存電路 2片8286/8287作為總線驅動電路 2.最

14、小工作模式下系統(tǒng)構成 2.1系統(tǒng)構成的典型配置 31 8086最小模式系統(tǒng) 32 2.2時鐘發(fā)生器8284及其與8086的連接 基于基于8086/8088系統(tǒng)的計算機使用系統(tǒng)的計算機使用8284A時鐘產(chǎn)時鐘產(chǎn) 生器及附加電路，產(chǎn)生各種時鐘同步信號，實生器及附加電路，產(chǎn)生各種時鐘同步信號，實 現(xiàn)系統(tǒng)的同步：現(xiàn)系統(tǒng)的同步： 時鐘信號時鐘信號CLK CLK （5MHZ5MHZ） RESETRESET同步信號同步信號 READY READY同步信號同步信號 TTLTTL電平外圍設備時鐘信號電平外圍設備時鐘信號PCLK PCLK （2.5MHZ)2.5MHZ) 33 8284A時鐘電路 34 X1，X2 連接晶體震蕩器的兩端連接晶體震蕩器的兩端 OSC 震蕩器輸出震蕩器輸出 EFI 外接頻率輸入外接頻率輸入 F/C外接頻率外接頻率/晶振選擇晶振選擇 晶振電路輸出（晶振電路輸出（1