集成電路設(shè)計(jì)報(bào)告同步二進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì)與仿真

1、湘潭大學(xué)課程設(shè)計(jì) 同步二進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì)與仿真 集成電路設(shè)計(jì)報(bào)告同步二進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì)與仿真院 系： 材料與光電物理學(xué)院專(zhuān) 業(yè)： 微電子學(xué)一班 學(xué) 號(hào)： 姓 名： 指導(dǎo)教師： 報(bào)告提交日期： 2010 年 9 月目 錄摘要 1關(guān)鍵詞 11 引言 22 時(shí)序邏輯電路 4 2.1 時(shí)序邏輯電路概述 4 2.2 同步時(shí)序邏輯電路的一般設(shè)計(jì)方法 53 設(shè)計(jì)7 3.1 二進(jìn)制計(jì)數(shù)器原理 7 3.1.1 t觸發(fā)器 7 3.1.2 同步二進(jìn)制加法計(jì)數(shù)器的原理 7 3.2 二進(jìn)制計(jì)數(shù)器設(shè)計(jì) 8 3.2.1 四位二進(jìn)制計(jì)數(shù)器的設(shè)計(jì) 9 3.2.2 檢查設(shè)計(jì)的電路能否自啟動(dòng)134 仿真 144.1 仿真原

2、理 144.2 仿真結(jié)果與分析 155 硬件描述語(yǔ)言vhdl設(shè)計(jì)及仿真176 結(jié)論 227 體會(huì)與展望 23參考文獻(xiàn) 24致謝 25附錄 26同步二進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì)與仿真摘 要：本文首先介紹了同步時(shí)序邏輯電路一般設(shè)計(jì)步驟,然后在理解和掌握同步二進(jìn)制計(jì)數(shù)器原理的基礎(chǔ)上，采用傳統(tǒng)的設(shè)計(jì)方法設(shè)計(jì)出了一個(gè)同步四位二進(jìn)制加法計(jì)數(shù)器，并且運(yùn)用max+plus2軟件對(duì)四位二進(jìn)制計(jì)數(shù)器進(jìn)行了仿真，根據(jù)仿真結(jié)果，對(duì)時(shí)序和波形進(jìn)行了分析。最后采用vhdl語(yǔ)言設(shè)計(jì)了一個(gè)復(fù)雜的四位二進(jìn)制加法計(jì)數(shù)器。關(guān)鍵詞：時(shí)序邏輯電路，同步二進(jìn)制加法計(jì)數(shù)器，vhdl語(yǔ)言，mux+plus2, 仿真 design and simu

3、lation of synchronous binary carry counterabstract: this paper introduces the ordinary design method of sequential logic circuit at first. then on the basis of the principle and the structure of synchronous binary counters, i designs up a four binary carry counter. the circuit is designed and the si

4、mulation of this circuit is carried out by mux+plus2. according to the results of the simulation, its waveform and timing delay are analyzed. at last, with the help of vhdl language,i designs up a complex synchronous binary carry counter.keywords: sequential logic circuit, synchronous binary counter

5、s, vhdl language, mux+plus2, simulation1 引言計(jì)數(shù)器是數(shù)字電子技術(shù)中應(yīng)用的最多的時(shí)序邏輯電路。計(jì)數(shù)器不僅能用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運(yùn)算等。但是并無(wú)法顯示計(jì)算結(jié)果，一般都是要通過(guò)外接lcd或led屏才能顯示。20世紀(jì)70年代開(kāi)始，用數(shù)字電路處理模擬信號(hào)的所謂“數(shù)字化”浪潮已經(jīng)席卷了電子技術(shù)幾乎所有的應(yīng)用領(lǐng)域.時(shí)序電路的運(yùn)用隨處可見(jiàn)。計(jì)數(shù)器是數(shù)字電路中使用最多的一種時(shí)序邏輯電路。計(jì)數(shù)器是大規(guī)模集成電路中運(yùn)用最廣泛的結(jié)構(gòu)之一。在模擬及數(shù)字集成電路設(shè)計(jì)當(dāng)中,靈活地選擇與使用計(jì)數(shù)器可以實(shí)現(xiàn)很多復(fù)雜的功能,可以大量

6、減少電路設(shè)計(jì)的復(fù)雜度和工作量。計(jì)數(shù)器在現(xiàn)在電子電路中有著廣泛的應(yīng)用，它已經(jīng)成為了數(shù)字設(shè)備常用的基本部件之一。一個(gè)系統(tǒng)性能的好壞，常常與計(jì)數(shù)器的性能關(guān)系很大。計(jì)數(shù)器的種類(lèi)繁多。按照計(jì)數(shù)器中的觸發(fā)器是否同時(shí)翻轉(zhuǎn)分類(lèi)，可把計(jì)數(shù)器分為同步計(jì)數(shù)器和異步計(jì)數(shù)器，常用的同步計(jì)數(shù)器有74160系列、74ls190系列，常用的異步計(jì)數(shù)器有74ls290系列。計(jì)數(shù)器是一種基礎(chǔ)測(cè)量?jī)x器，到目前為止已有30多年的發(fā)展史，早期設(shè)計(jì)師們追求的目標(biāo)主要是擴(kuò)展測(cè)量范圍再加上提高測(cè)量精度和穩(wěn)定度等，這些也是人們衡量電子計(jì)算器的技術(shù)水平，也決定電子計(jì)數(shù)器價(jià)格高低的主要依據(jù)，隨著科學(xué)技術(shù)的發(fā)展，用戶對(duì)電子計(jì)數(shù)器也提出了新的要求，對(duì)

7、于低檔產(chǎn)品要求使用操作方面，量程(足夠)寬，可靠性高，價(jià)格低。而對(duì)于中高檔產(chǎn)品，則要求高分辨率，高精度，高穩(wěn)定度，高測(cè)量速率。目前主要采用兩種設(shè)計(jì)方法來(lái)進(jìn)行計(jì)數(shù)器的設(shè)計(jì)，第一種為采用傳統(tǒng)的硬件電路設(shè)計(jì)方法來(lái)設(shè)計(jì)硬件，第二種為采用hdl語(yǔ)言來(lái)設(shè)計(jì)系統(tǒng)硬件。電子設(shè)計(jì)自動(dòng)化的普及與cpld/fpga器件的廣泛應(yīng)用，使得計(jì)數(shù)器的設(shè)計(jì)變得非常容易。其中可編程計(jì)數(shù)器使用方便，靈活，能滿足工程上的多種應(yīng)用。在已有的設(shè)計(jì)方法中，設(shè)計(jì)者通常采用2的多次分頻法，這種設(shè)計(jì)方法從硬件結(jié)構(gòu)上來(lái)說(shuō)常常出現(xiàn)頻率上不去的問(wèn)題?，F(xiàn)在電子設(shè)計(jì)自動(dòng)化的日益普及和cpld/fpga器件的廣泛使用，使得計(jì)數(shù)器的設(shè)計(jì)變得非常容易。這個(gè)問(wèn)

8、題源自曾專(zhuān)武等人任意模值的計(jì)數(shù)器設(shè)計(jì)比較1，在現(xiàn)在的自動(dòng)控制領(lǐng)域，雖然目前市場(chǎng)上的計(jì)數(shù)器非常多，但通用性比較差，要完成特定的功能往往需要把多片集成電路組合使用，產(chǎn)品的設(shè)計(jì)和開(kāi)發(fā)周期比較長(zhǎng)，且計(jì)數(shù)器在速度、抗干擾能力等多項(xiàng)指標(biāo)上滿足不了要求2。為了提高工業(yè)控制器中高速計(jì)數(shù)器的計(jì)數(shù)頻率，利用fpga設(shè)計(jì)，采用層次化的vhdl語(yǔ)言程序設(shè)計(jì)，可以有效地提高效率和增加靈活性。高速計(jì)數(shù)器3累計(jì)比plc掃描頻率高得多的脈沖輸入，利用中斷事件完成既定的操作。 本文先對(duì)時(shí)序邏輯電路的分析方法進(jìn)行一下簡(jiǎn)單的介紹，繼而分析同步二進(jìn)制加法計(jì)數(shù)器，最后對(duì)同步二進(jìn)制加法計(jì)數(shù)器進(jìn)行設(shè)計(jì)，對(duì)其性能進(jìn)行分析，最后討論了一下vh

9、dl語(yǔ)言設(shè)計(jì)二進(jìn)制加法計(jì)數(shù)器的優(yōu)點(diǎn)及步驟。2 同步時(shí)序邏輯電路的設(shè)計(jì)方法2.1 時(shí)序邏輯電路4概述在時(shí)序邏輯電路中，任意時(shí)刻的輸出信號(hào)不僅取決于當(dāng)時(shí)的輸入信號(hào)，而且還取決于電路原來(lái)的狀態(tài)，或者說(shuō)，還與以前的輸入有關(guān)。具備這種邏輯功能特點(diǎn)的電路為時(shí)序邏輯電路(sequential logic circuit,簡(jiǎn)稱(chēng)時(shí)序電路)。時(shí)序邏輯電路在結(jié)構(gòu)上有兩個(gè)顯著的特點(diǎn)，如圖1所示。第一，時(shí)序電路通常包含組合電路和存儲(chǔ)電路兩個(gè)組成部分，而存儲(chǔ)電路是必不可少的。第二，存儲(chǔ)電路的輸出狀態(tài)必須反饋到組合電路的輸入端，與輸入信號(hào)一起，共同決定組合邏輯電路的輸出。由于存儲(chǔ)電路中觸發(fā)器的動(dòng)作特點(diǎn)不同，在時(shí)序電路中又有

10、同步時(shí)序電路和異步時(shí)序電路之分。在同步時(shí)序電路中，所有觸發(fā)器狀態(tài)的變化都是在同一時(shí)鐘信號(hào)操作下同時(shí)發(fā)生的。而在異步時(shí)序電路中，觸發(fā)器狀態(tài)的變化不是同時(shí)發(fā)生的。此課程設(shè)計(jì)的研究就是主要針對(duì)同步時(shí)序電路中的計(jì)數(shù)器。zkqiq1xix1y1yiz1存儲(chǔ)電路組合邏輯電路圖1 時(shí)序邏輯電路的邏輯框圖時(shí)序電路的框圖可以畫(huà)成圖1所示的普通形式，圖中的代表輸入信號(hào)，代表輸出信號(hào)，代表存儲(chǔ)電路的輸入信號(hào)，代表存儲(chǔ)電路的輸出。這些信號(hào)的邏輯關(guān)系可以用三個(gè)向量函數(shù)來(lái)描述：2.2 同步時(shí)序邏輯電路的一般設(shè)計(jì)方法在設(shè)計(jì)時(shí)序邏輯電路時(shí)，要求設(shè)計(jì)者根據(jù)給出的具體邏輯問(wèn)題，求出實(shí)現(xiàn)這一邏輯功能的邏輯電路。所得到的設(shè)計(jì)結(jié)果應(yīng)力

11、求簡(jiǎn)單。當(dāng)選用小規(guī)模集成電路做設(shè)計(jì)時(shí)，電路最簡(jiǎn)的標(biāo)準(zhǔn)是所用的觸發(fā)器和門(mén)電路的數(shù)目最少，而且觸發(fā)器和門(mén)電路的輸入端輸入數(shù)目也最少。而當(dāng)使用中、大規(guī)模集成電路時(shí)，電路最簡(jiǎn)的標(biāo)準(zhǔn)是使用的集成電路數(shù)目最少，種類(lèi)最少，而且互相間的連線也最少。一般按如下步驟進(jìn)行：一、 邏輯抽象，得出電路的狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表就是將要求實(shí)現(xiàn)的時(shí)序邏輯電路功能表示為時(shí)序邏輯函數(shù)，可以用狀態(tài)換表的形式，也可以用狀態(tài)轉(zhuǎn)換圖或狀態(tài)機(jī)流程圖的形式。這就需要： (1) 分析給定的邏輯問(wèn)題，確定輸入變量、以及電路的狀態(tài)數(shù)。通常都是取原因(或條件)作為輸入邏輯變量，取結(jié)果作輸出邏輯變量。 (2) 定義輸入、輸出邏輯狀態(tài)和每個(gè)電路狀態(tài)的含

12、意，并將電路狀態(tài)順序編號(hào)。 (3) 按照題意列出電路的狀態(tài)轉(zhuǎn)換表或畫(huà)出電路的狀態(tài)轉(zhuǎn)換圖。 這樣，就把給定的邏輯問(wèn)題抽象為一個(gè)時(shí)序邏輯函數(shù)了。二、 狀態(tài)化簡(jiǎn) 若兩個(gè)電路狀態(tài)在相同的輸入下有相同的輸出，并且轉(zhuǎn)換到同樣一個(gè)次態(tài)去，則稱(chēng)這兩個(gè)狀態(tài)為等價(jià)狀態(tài)。顯然，等價(jià)狀態(tài)是重復(fù)的，可以合并為一個(gè)。電路的狀態(tài)數(shù)越少，設(shè)計(jì)出來(lái)的電路就越簡(jiǎn)單。 狀態(tài)化簡(jiǎn)的目的就在于將等價(jià)狀態(tài)合并，以求得最簡(jiǎn)的狀態(tài)轉(zhuǎn)換圖。三、 狀態(tài)分配 狀態(tài)分配又稱(chēng)狀態(tài)編碼。 時(shí)序邏輯電路的狀態(tài)是用觸發(fā)器狀態(tài)的不同組合來(lái)表示的。首先，需要確定觸發(fā)器的數(shù)目。因?yàn)閭€(gè)觸發(fā)器共有種狀態(tài)組合，所以為獲得時(shí)序電路所需的個(gè)狀態(tài)，必須取 (1)其次，要給每

13、個(gè)電路狀態(tài)規(guī)定對(duì)應(yīng)的觸發(fā)器狀態(tài)組合。每組觸發(fā)器的狀態(tài)組合都是一組二值代碼，因而又將這項(xiàng)工作稱(chēng)為狀態(tài)編碼。在的情況下，從個(gè)狀態(tài)中取個(gè)狀態(tài)的組合可以有多種不同的方案，而每個(gè)方案中個(gè)狀態(tài)的排列順序又有許多種。如果編碼方案選擇得當(dāng)，設(shè)計(jì)結(jié)果可以很簡(jiǎn)單。反之，編碼方案選得不好，設(shè)計(jì)出來(lái)的電路就會(huì)復(fù)雜的多，這里面有一定的技巧。此外，為便于記憶和識(shí)別，一般選用的狀態(tài)編碼和它們的排列順序都遵循一定的規(guī)律。四、 選定觸發(fā)器的類(lèi)型，求出電路的狀態(tài)方程、驅(qū)動(dòng)方程和輸出方程 因?yàn)椴煌煌壿嫻δ艿挠|發(fā)器驅(qū)動(dòng)方式不同，所以用不同類(lèi)型觸發(fā)器設(shè)計(jì)出的電路也不一樣。為此，在設(shè)計(jì)具體的電路前必須選定觸發(fā)器的類(lèi)型。選擇觸發(fā)器類(lèi)型

14、時(shí)應(yīng)考慮到器件的供應(yīng)情況，并應(yīng)力求減少系統(tǒng)中使用的觸發(fā)器種類(lèi)。 根據(jù)狀態(tài)轉(zhuǎn)換圖(或狀態(tài)轉(zhuǎn)換表)和選定的狀態(tài)編碼、觸發(fā)器的類(lèi)型，就可以寫(xiě)出電路的狀態(tài)方程、驅(qū)動(dòng)方程和輸出方程了。五、 根據(jù)得到的方程式畫(huà)出邏輯圖六、 檢查設(shè)計(jì)的電路能否自啟動(dòng) 如果電路不能自啟動(dòng)，則需采取措施加以解決。一種解決辦法是在電路開(kāi)始工作時(shí)通過(guò)預(yù)置數(shù)將電路的狀態(tài)置成有效狀態(tài)循環(huán)中的某一種。另一種解決辦法使通過(guò)修改邏輯設(shè)計(jì)加以解決。 至此，邏輯設(shè)計(jì)工作已經(jīng)完成。圖2用方框圖表示了上述設(shè)計(jì)工作的大致過(guò)程。 圖2 同步時(shí)序邏輯電路的設(shè)計(jì)過(guò)程3 設(shè)計(jì)目前生產(chǎn)的同步計(jì)數(shù)器芯片基本上分為二進(jìn)制和十進(jìn)制兩種，而十進(jìn)制同步計(jì)數(shù)器的設(shè)計(jì)原理是

15、以二進(jìn)制同步計(jì)數(shù)器為基礎(chǔ)的。下面首先簡(jiǎn)單介紹二進(jìn)制同步計(jì)數(shù)器構(gòu)成所用到的t觸發(fā)器的邏輯功能和特性，繼而對(duì)同步二進(jìn)制加法計(jì)數(shù)器的邏輯電路、驅(qū)動(dòng)方程、狀態(tài)方程、輸出方程等等進(jìn)行分析，再根據(jù)同步時(shí)序邏輯電路的設(shè)計(jì)步驟設(shè)計(jì)同步二進(jìn)制加法計(jì)數(shù)器。3.1 二進(jìn)制計(jì)數(shù)器原理3.1.1 t觸發(fā)器4同步計(jì)數(shù)器通常用t觸發(fā)器構(gòu)成，設(shè)計(jì)之前，首先要了解需要用到的t觸發(fā)器的功能：在某些場(chǎng)合，需要這樣一種邏輯功能的觸發(fā)器，當(dāng)控制信號(hào)t=1時(shí)每來(lái)一個(gè)時(shí)鐘信號(hào)它的狀態(tài)就翻轉(zhuǎn)一次；而當(dāng)t=0時(shí)，時(shí)鐘信號(hào)到達(dá)后它的狀態(tài)保持不變。具備這種邏輯功能的觸發(fā)器稱(chēng)為t觸發(fā)器。它的特性表如表1所示。從特性表寫(xiě)出t觸發(fā)器的特性方程為 (2)

16、它的狀態(tài)轉(zhuǎn)換圖和邏輯符號(hào)如圖3和圖4所示。事實(shí)上只要將jk觸發(fā)器的兩個(gè)輸入端連在一起作為t端，就可以構(gòu)成t觸發(fā)器。正因?yàn)槿绱嗽谟|發(fā)器的定型產(chǎn)品中通常沒(méi)有專(zhuān)門(mén)的觸發(fā)器。因?yàn)閙ax+plus軟件中含有t觸發(fā)器，所以設(shè)計(jì)同步計(jì)數(shù)器時(shí)直接用的t觸發(fā)器。當(dāng)t觸發(fā)器的控制端接至固定的高電平時(shí)(即t恒等于1)，則式(2)變?yōu)?即每次clk信號(hào)作用后觸發(fā)器必然翻轉(zhuǎn)成與初態(tài)相反的狀態(tài)。3.1.2同步二進(jìn)制計(jì)數(shù)器的原理根據(jù)二進(jìn)制加法運(yùn)算法則可知，在一個(gè)多位二進(jìn)制數(shù)的末位加1時(shí)，若其第i位（即任何一位）以下各位皆為1時(shí)，則第i位應(yīng)改變狀態(tài)（由0變成1，由1變成0）。而最低位的狀態(tài)在每次加1時(shí)都要改變。例如10110

17、11+1=1011100 按照上如原則，最低的三位改變了狀態(tài)，而高四位狀態(tài)未變。由t觸發(fā)器構(gòu)成同步計(jì)數(shù)器，其結(jié)構(gòu)形式有兩種。一種是控制輸入端t的狀態(tài)。當(dāng)每次clk信號(hào)(也就是計(jì)數(shù)脈沖)到達(dá)時(shí)，是該翻轉(zhuǎn)的那些觸發(fā)器輸入控制端，不該翻轉(zhuǎn)的 。另一種形式是控制時(shí)鐘信號(hào)，每次計(jì)數(shù)脈沖到達(dá)時(shí)，只能加到該翻轉(zhuǎn)的那些觸發(fā)器的clk 輸入端上，而不能加給那些不該翻轉(zhuǎn)的觸發(fā)器。同時(shí)，將所有的觸發(fā)器接成的狀態(tài)。由此可知，當(dāng)通過(guò)t端的狀態(tài)控制時(shí)，第i位觸發(fā)器輸入端的邏輯式應(yīng)為 (3)只有最低位例外，按照計(jì)數(shù)規(guī)則，每次輸入計(jì)數(shù)脈沖時(shí)它都要翻轉(zhuǎn)，故。3.2二進(jìn)制計(jì)數(shù)器設(shè)計(jì)自下向上的硬件電路設(shè)計(jì)方法的主要步驟是：根據(jù)系統(tǒng)

18、對(duì)硬件的要求，詳細(xì)編制技術(shù)規(guī)格書(shū)，并畫(huà)出系統(tǒng)控制流圖，對(duì)系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫(huà)出系統(tǒng)的功能框圖；接著進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì);各功能模塊的電路設(shè)計(jì)、調(diào)試完成后，將各功能模塊的硬件電路連接起來(lái)再進(jìn)行調(diào)試；最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。自下至上的設(shè)計(jì)方法充分體現(xiàn)在各功能模塊的電路設(shè)計(jì)中。下面以四位二進(jìn)制計(jì)數(shù)器為例加以說(shuō)明。圖3 四位二進(jìn)制計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖3.2.1四位二進(jìn)制計(jì)數(shù)器設(shè)計(jì)邏輯抽象，得到電路的狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表。取進(jìn)位信號(hào)為輸出邏輯變量c，同時(shí)規(guī)定有進(jìn)位輸出時(shí)c=1，無(wú)進(jìn)位輸出時(shí)c=0。十進(jìn)制計(jì)數(shù)器應(yīng)該有十六個(gè)有效狀態(tài)若分別用s0、s1、表示，則可畫(huà)出圖4

19、所示的電路狀態(tài)轉(zhuǎn)換圖。因?yàn)槎M(jìn)制計(jì)數(shù)器必須用16個(gè)不同的狀態(tài)表示已經(jīng)輸入的脈沖數(shù)。根據(jù)式(1)知，現(xiàn)要求，故應(yīng)取觸發(fā)器位數(shù)，因?yàn)?6 =24 (4)假如對(duì)狀態(tài)分配無(wú)特殊要求，可以取自然二進(jìn)制數(shù)00001111作為s0s15的編碼，于是得到了表3中的狀態(tài)編碼。計(jì)數(shù)脈沖電路狀態(tài)等效十進(jìn)制數(shù)進(jìn)位輸出cq3q2q1q0000000010001102001020300113040100405010150601106070111708100080910019010101010011101111012110012013110113014111014015111115116000000表3： 二進(jìn)制電路的狀態(tài)

20、轉(zhuǎn)換表由于電路的次態(tài)q3*q2*q1*q0*和進(jìn)位輸出c唯一地取決于電路的現(xiàn)態(tài)q3q2q1q0的取值，故可根據(jù)表3畫(huà)出表示次態(tài)邏輯函數(shù)和進(jìn)位輸出函數(shù)的卡諾圖，如圖9所示。為清晰起見(jiàn)，可將圖9所示的卡諾圖分解為圖10所示的五個(gè)卡諾圖，分別表示為q3*、q2*、q1*、q0*和c這五個(gè)邏輯函數(shù)。從卡諾圖可以得到電路的狀態(tài)方程為： (5) 電路的輸出方程為 (6)圖5（1）所示電路就是按式(3)接成的4位二進(jìn)制同步加法計(jì)數(shù)器，所用t觸發(fā)器為上升沿有效。由圖可見(jiàn)，各觸發(fā)器的驅(qū)動(dòng)方程為 (7) q1q0q3q200011110000001/00010/00100/00011/0010101/00110/

21、01000/00111/0111101/01110/00000/11111/0101001/01010/01100/01011/0 圖4 電路次態(tài)輸出q1q0q3q200011110000000010010111101101111q1q0q3q200011110000010011101111101100010 (a) q3*(b) q2*q1q0q3q200011110001001011001111001101001q1q0q3q200011110000101010101110101100101（c）q1*（d）q0*q1q0q3q2000111100000000100001100101000

22、00 (e) c圖5 卡諾圖的分解根據(jù)狀態(tài)方程和輸出方程求出電路的狀態(tài)轉(zhuǎn)換表，如表2所示。利用第16個(gè)計(jì)數(shù)脈沖到達(dá)時(shí)c端電位的下降可作為向高位計(jì)數(shù)器電路進(jìn)位的輸出信號(hào)。圖7為所示電路的時(shí)序圖。有時(shí)序圖可以看出，若計(jì)數(shù)輸入脈沖的頻率為，則q0、q1、q2和q3端輸出脈沖的頻率將依次為、和。針對(duì)計(jì)數(shù)器的這種分頻功能，也將它稱(chēng)為分頻器。此外，每輸入16個(gè)計(jì)數(shù)脈沖計(jì)數(shù)器工作一個(gè)循環(huán)，并在輸出端q3產(chǎn)生一個(gè)進(jìn)位輸出信號(hào)，所以又將這個(gè)電路稱(chēng)為16進(jìn)制計(jì)數(shù)器。計(jì)數(shù)器中能計(jì)到的最大數(shù)稱(chēng)為計(jì)數(shù)器的容量，它等于計(jì)數(shù)器所有各位全為1時(shí)數(shù)值。位二進(jìn)制計(jì)數(shù)器的容量等于-1。在實(shí)際生產(chǎn)的計(jì)數(shù)器芯片中，往往還會(huì)附加一些控制

23、電路，以增加電路的功能和使用的靈活性。例如增加預(yù)置數(shù)、保持和異步置零等附加功能。3.2.2 檢查設(shè)計(jì)的電路能否自啟動(dòng)將6個(gè)無(wú)效狀態(tài)1010、1011、1100、1101、1110和1111分別代入狀態(tài)方程中，由得次態(tài)或次態(tài)的次態(tài)可知，電路能夠自啟動(dòng)。圖7為完整的狀態(tài)轉(zhuǎn)換圖。4仿真4.1 仿真原理本文使用了max+plus ii5對(duì)設(shè)計(jì)的電路進(jìn)行設(shè)計(jì)仿真。max+plus ii是世界最大的可編程器件供應(yīng)商之一的altera公司推出的一款cpld/fpga開(kāi)發(fā)平臺(tái)。其全稱(chēng)為multiple array matrix and programmable logic user systems。它具有原理

24、圖輸入和文本輸入(采用硬件描述語(yǔ)言)兩種輸入手段，可支持vhdl、verilog hdl、ahdl6多種硬件描述語(yǔ)言；利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，將設(shè)計(jì)圖電路或電路描述程序變成基本的邏輯單元寫(xiě)入到可編程的芯片中(如fpga芯片)，做成asic7芯片。它是eda設(shè)計(jì)中不可缺少的一種有用工具，目前在國(guó)內(nèi)使用較為普遍，符合工業(yè)標(biāo)準(zhǔn)，能在各類(lèi)設(shè)計(jì)平臺(tái)上運(yùn)行，操作方便、簡(jiǎn)單易學(xué)。但是，由于該工具是針對(duì)可編程芯片而設(shè)計(jì)的，因此它不支持系統(tǒng)行為級(jí)的描述和仿真。以下圖八為max+plusii進(jìn)行cpld/fpga設(shè)計(jì)的流程： 圖 8 cpld/fpga設(shè)計(jì)的流程4.2 仿真結(jié)果與

25、分析 下面將對(duì)同步二進(jìn)制計(jì)數(shù)器電路進(jìn)行詳細(xì)的仿真分析。本設(shè)計(jì)為同步二進(jìn)制加法計(jì)數(shù)器，首先要進(jìn)行圖形輸入，輸入圖形檢查無(wú)誤后，就可以進(jìn)行仿真，仿真波形輸入后按下仿真鍵，此時(shí)觀察的便是其時(shí)序波形圖，研究電路隨其時(shí)鐘信號(hào)的到來(lái)而出現(xiàn)相應(yīng)的脈沖；仿真結(jié)果從波形上來(lái)看，很難給出定量的信號(hào)延遲關(guān)系，所以還要進(jìn)行時(shí)序分析。當(dāng)完全滿足要求后就可以通過(guò)編輯器下載到指定的芯片中去，以生成asic芯片。(1) 時(shí)序波形圖 圖9時(shí)序波形圖從波形圖9可以看出此計(jì)數(shù)器在上升沿有效，當(dāng)時(shí)鐘上升沿信號(hào)到來(lái)時(shí)，計(jì)數(shù)加1，加到15時(shí)，下一個(gè)時(shí)鐘上升沿到來(lái)，進(jìn)位c加1，而其它q0q1q2q3又變?yōu)?000，說(shuō)明此電路的設(shè)計(jì)符合要求

26、。當(dāng)清零信號(hào)有效時(shí)q0q1q2q3變?yōu)?000，波形存在一定的延時(shí)，這是模擬實(shí)際電路的結(jié)果，總的來(lái)說(shuō)，波形符合要求，設(shè)計(jì)還是成功的。(2) 時(shí)序分析 圖10 時(shí)序分析由以上圖10延時(shí)結(jié)果可以看出，時(shí)鐘上升沿到來(lái)時(shí)，q0延時(shí)2.8ns，q1延時(shí)2.8ns，q2延時(shí)2.8ns，q3延時(shí)2.8ns，c延時(shí)輸出7.4ns，電路越復(fù)雜，它的延時(shí)就會(huì)越長(zhǎng)。比起波形圖來(lái)，此圖表對(duì)延時(shí)分析相對(duì)比較直觀。(3) 最后生成芯片圖圖11 芯片圖5硬件描述語(yǔ)言vhdl7設(shè)計(jì)及仿真一：硬件電路描述語(yǔ)言的特點(diǎn) （1）采用自上向下的設(shè)計(jì)方法。所謂自上向下的設(shè)計(jì)方法，就是從系統(tǒng)的整體要求出發(fā)，自上而下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，最

27、后完成系統(tǒng)硬件的整體設(shè)計(jì)。在利用hdl的硬件設(shè)計(jì)方法中，設(shè)計(jì)者將系統(tǒng)硬件設(shè)計(jì)自上而下分為三個(gè)層次進(jìn)行。第一層次為行為描述，第二層次為rtl方式描述，第三層次是邏輯綜合。 由邏輯綜合工具產(chǎn)生門(mén)級(jí)網(wǎng)絡(luò)表后，在最后完成硬件設(shè)計(jì)時(shí)，還可以有兩種選擇：第一種是采用由自動(dòng)布線程序?qū)⒕W(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的asic芯片的制造工藝，做出asic芯片;第二種為將網(wǎng)絡(luò)表轉(zhuǎn)換成fpga或cpld的編程碼點(diǎn)，然后寫(xiě)入對(duì)應(yīng)的芯片，完成硬件電路的設(shè)計(jì)。（2）系統(tǒng)中可大量的采用asic芯片。（3）采用系統(tǒng)早期仿真。（4）降低了硬件電路的設(shè)計(jì)難度。（5）主要設(shè)計(jì)文件為用hdl語(yǔ)言編寫(xiě)的源程序。二：用vhdl設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器

28、采用vhdl語(yǔ)言設(shè)計(jì)一個(gè)4位二進(jìn)制計(jì)數(shù)器74163，它具有同步清零、同步置數(shù)、計(jì)數(shù)控制和進(jìn)位輸出控制功能。如下圖12所示。 圖12 4位二進(jìn)制計(jì)數(shù)器741631：各端口功能clk：時(shí)鐘信號(hào)，上升沿計(jì)數(shù)；clrl：同步清零端，低電平有效；ldl：同步置位控制端，低電平有效；enp：與ent同時(shí)為1時(shí)，計(jì)數(shù)使能；ent：為1時(shí)，可進(jìn)行進(jìn)位；d3.0：計(jì)數(shù)器置數(shù)輸入；q3.0：計(jì)數(shù)器狀態(tài)輸出；rco：計(jì)數(shù)器進(jìn)位輸出。2:程序設(shè)計(jì)library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity k74163

29、isport(clk,clrl,ldl,enp,ent:in std_logic; d:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0); rco:out std_logic);end entity k74163;architecture rtl of k74163 issignal count_4:std_logic_vector(3 downto 0);begin q=count_4; process(clk,clrl,ldl,enp,ent) is begin if (clkevent and clk=

30、1)then if (clrl=0) then count_4=0000; elsif (ldl=0) then count_4=d; elsif(ent=1) then if(count_4=1111) then rco=1; count_4=0000; elsif(enp=1) then count_4= count_4+1; end if; end if; end if; end process; end architecture rtl;三：仿真（一）仿真波形（需反映出ldl 、ent 、enp 、clrl對(duì)電路狀態(tài)的影響）圖13 仿真波形從仿真波形看，非常好的實(shí)現(xiàn)了既定的功能，從理論

31、上來(lái)講，這是一個(gè)比較合理的設(shè)計(jì)，功能比較復(fù)雜，但是實(shí)現(xiàn)過(guò)程還是比較的簡(jiǎn)單。但是在實(shí)際的應(yīng)用過(guò)程之中還要考慮延時(shí)，抖動(dòng)等諸多因素。（二）時(shí)序分析（電路工作頻率、建立保持時(shí)間、延遲時(shí)間分析）1：建立和保持時(shí)間分析：圖14 建立和保持時(shí)間分析 建立和保持時(shí)間分析用來(lái)計(jì)算從輸入引腳到觸發(fā)器，鎖存器和異步ram的信號(hào)輸入所需的最少建立時(shí)間和保持時(shí)間。圖顯示clrl到觸發(fā)器count_40.q所需的最小建立/保持時(shí)間為3.3ns/0.0ns,而其他的輸入到各個(gè)觸發(fā)器的時(shí)間各有差異。2：時(shí)序邏輯電路性能分析： 圖15 性能分析圖圖15顯示被分析的時(shí)鐘名稱(chēng)為clk, 制約性能的源節(jié)點(diǎn)為cout_43.q. 時(shí)

32、鐘信號(hào)的最高頻率為113.63mhz,所需的最小時(shí)鐘周期為8.8ns.3：傳輸延遲分析：圖16 傳輸延遲圖 通過(guò)圖，可以看到輸入節(jié)點(diǎn)clk到所有目標(biāo)之間的延遲為2.8ns,因?yàn)閏lk為全局時(shí)鐘，它到所有邏輯單元的延遲相同。單擊list paths 按鈕，彈出的時(shí)間分析結(jié)果提示對(duì)話框提示設(shè)計(jì)者已完成了最長(zhǎng)延遲路徑的分析。6 結(jié)論通過(guò)做課程設(shè)計(jì)，我基本掌握了同步二進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì)與仿真方法，自己的動(dòng)手能力有了進(jìn)一步的提高。采用傳統(tǒng)的時(shí)序邏輯電路的設(shè)計(jì)方法，做出來(lái)的四位二進(jìn)制計(jì)數(shù)器能夠滿足基本的設(shè)計(jì)要求，但是不易實(shí)現(xiàn)復(fù)雜的控制功能。在仿真的時(shí)候，存在波形延時(shí)和時(shí)序誤差，給它的應(yīng)用帶來(lái)的不利的影響

33、。在實(shí)際設(shè)計(jì)過(guò)程中要根據(jù)實(shí)際情況來(lái)選擇器件和電路，以求達(dá)到最佳的效果。在設(shè)計(jì)過(guò)程中我根據(jù)要求，只設(shè)計(jì)要計(jì)數(shù)器的核心部分，與實(shí)際在市場(chǎng)上流通的計(jì)數(shù)器相比，還有許多的不足之處，需要加以改進(jìn)。由于本人能力有限，目前只能夠做到這樣的水平，我會(huì)在以后加以提高。7 體會(huì)與展望通過(guò)本次課程設(shè)計(jì)，我獲益良多。通過(guò)查找文獻(xiàn)，理解與吸收別人的研究成果，我懂得的大學(xué)的學(xué)習(xí)的多方面的，需要及時(shí)的跟上最新科研的腳步。在課程設(shè)計(jì)過(guò)程中，我采用了max+plus2進(jìn)行仿真。通過(guò)對(duì)軟件的學(xué)習(xí)，我發(fā)現(xiàn)了許多新的功能，學(xué)會(huì)了分析波形和時(shí)序的含義。在設(shè)計(jì)過(guò)程中我懂得了要有堅(jiān)持的精神和非常大的耐心，不斷的嘗試才能夠找到好的方法。從正

34、文中可以看出，采用硬件描述語(yǔ)言可以大幅降低電路的設(shè)計(jì)難度，并且可以在行為級(jí)，rtl級(jí)和門(mén)級(jí)進(jìn)行仿真。設(shè)計(jì)效率比較高，是目前比較流行的一種設(shè)計(jì)方法。比較采用兩種設(shè)計(jì)方法設(shè)計(jì)出來(lái)的四位二進(jìn)制計(jì)數(shù)器，可以發(fā)現(xiàn)采用硬件描述語(yǔ)言可以非常容易的實(shí)現(xiàn)控制功能。目前還有許多新的方法來(lái)設(shè)計(jì)任意位的計(jì)數(shù)器，我們可以加以思考。 參 考 文 獻(xiàn)1 曾專(zhuān)武 黃衛(wèi)立.任意模值的計(jì)數(shù)器設(shè)計(jì)比較j.湖南城市學(xué)院學(xué)報(bào).2003,6期:119-121頁(yè)2 李鋒 盧佩 劉成臣.應(yīng)用vhdl語(yǔ)言在pld器件上設(shè)計(jì)實(shí)現(xiàn)可編程計(jì)數(shù)器j.現(xiàn)代電子技術(shù).2002年,5期:51-53頁(yè)3 何永泰 肖麗仙.基于fpga的高速計(jì)數(shù)器設(shè)計(jì)j.電氣應(yīng)

35、用.2006年,4期:140-142頁(yè).4 閻石. 數(shù)字電子技術(shù)基礎(chǔ)(第五版)m. 北京:高等教育出版社,2006. 5 王輝 殷穎 陳婷.max+plus2和quartus 2應(yīng)用與開(kāi)發(fā)技巧m.機(jī)械工業(yè)出版社,20076 侯伯亨,劉凱，顧新. vhdl硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)(第三版）m.西安:電子科技大學(xué)出版社,2009.6 東方人華.max+plus2入門(mén)與提高m.北京:清華大學(xué)出版社.20048 t onomi.high-speed single flux-quantum up/down counter for neural computation using stochasti

36、c logicj.journal of physics,issue 1,20089 krishnaswamy,s.;plaza,s.m.;markov,i.l.;hayes,j.p.signature-based ser analysis and design of logic circuits.computer-aided design of integrated circuits and systems,ieee transactions on,2009, vol.28,no.1:3-810 t. grzes;v. salauyou and i. bulatova. power estimation methods in digital circuit design. optoelectronics, instrumentation and data processing，2009，vol.45，no.6:4-7.致 謝首先感謝教我專(zhuān)業(yè)課的各位老師，他們帶領(lǐng)我進(jìn)入了微電子的專(zhuān)業(yè)領(lǐng)域。特別要感謝唐老師，這次課程設(shè)計(jì)教會(huì)了我許多的東西，使我的動(dòng)手能力有了一定的提高。同時(shí)要感謝同學(xué)們，在課程設(shè)計(jì)過(guò)程中給了我許多的指導(dǎo)，在困難中給我非常大的支持與鼓勵(lì)。最后，感謝一直支持我的父母親，他們給了我許多的幫助。附 錄附錄一：同步二進(jìn)制加法計(jì)數(shù)器