DDR系列基礎知識講解

1、DDR系列基礎知識講解DDR系列基礎知識講解目錄 DDR的種類 DDR的發(fā)展 名詞解析 DDR特性分析 圖形解析 DDR性能比較 DDR3基礎知識講解 DDR未來展望2011-7-18DDR系列基礎知識講解DDR的種類 DDR SDRAMDDR SDRAM：Double Data Rate Synchronous Dynamic Random Access Memory，雙倍數據率同步動態(tài)隨機存取存儲器； DDR2 SDRAM DDR2 SDRAM：Double-Data-Rate Two Synchronous Dynamic Random Access Memory，第二代雙倍數據率同步動

2、態(tài)隨機存取存儲器； DDR3 SDRAMDDR3 SDRAM：Double-Data-Rate Three Synchronous Dynamic Random Access Memory，第三代雙倍數據率同步動態(tài)隨機存取存儲器； DDR4 SDRAMDDR4 SDRAM：Double-Data-Rate Fourth Synchronous Dynamic Random Access Memory，第四代雙倍數據率同步動態(tài)隨機存取存儲器。2011-7-18DDR系列基礎知識講解DDR的發(fā)展三星公司制造出DDR系列的時間1997年DDR2001年DDR22005年DDR32011年DDR4DD

3、R系列基礎知識講解DDR的發(fā)展SDRAMDDR系列基礎知識講解DDR的發(fā)展 DDRDDR系列基礎知識講解DDR的發(fā)展 DDR2DDR系列基礎知識講解DDR的發(fā)展 DDR3DDR系列基礎知識講解DDR的發(fā)展 DDR4DDR系列基礎知識講解DDR的發(fā)展DDR SDRAM可在一個時鐘周期內傳送兩次數據DDR系列基礎知識講解DDR的發(fā)展內存核心頻率與數據傳輸率的比較DDR系列基礎知識講解DDR的發(fā)展DDR數據傳輸速度為系統(tǒng)鐘頻率的兩倍，能在選通脈沖的上升沿和下降沿傳輸數據DDR芯片和模塊標準名稱標準名稱I/O總線時總線時鐘頻率鐘頻率(MHz)周期（周期（ns）存儲器時鐘存儲器時鐘頻率頻率(MHz)數據

4、速率數據速率(MT/s)傳輸方式傳輸方式模塊名稱模塊名稱極限傳輸率極限傳輸率(MIB/S)DDR-20010010100200并行傳輸PC-16001600DDR-2661337.5133266并行傳輸PC-21002100DDR-3331666166333并行傳輸PC-27002700DDR-4002005200400并行傳輸PC-32003200DDR系列基礎知識講解DDR的發(fā)展DDR2的數據傳輸速度為系統(tǒng)時鐘頻率的四倍DDR2芯片和模塊標準名稱標準名稱I/O總線總線時鐘頻率時鐘頻率(MHz)周期周期(ns)存儲器時存儲器時鐘頻率鐘頻率(MHz)數據速率數據速率(MT/s)傳輸方式傳輸方式

5、模塊名稱模塊名稱極限傳輸極限傳輸率率(GIB/S)比特寬比特寬(bit)DDR2-40020010100400并行傳輸PC2-32003.264DDR2-5332667.5133533并行傳輸PC2-4200PC2-43004.364DDR2-6673336166667并行傳輸PC2-5300PC2-54005.364DDR2-8004005200800并行傳輸PC2-64006.464DDR2-10665333.752661066并行傳輸PC2-85008.564DDR系列基礎知識講解DDR的發(fā)展DDR3的數據傳輸速度為系統(tǒng)時鐘頻率的8倍DDR3芯片和模塊標準名稱標準名稱I/O總線時總線時鐘

6、頻率鐘頻率(MHz) 周期周期(ns)存儲器時存儲器時鐘頻率鐘頻率(MHz) 數據速率數據速率(MT/s)傳輸方式傳輸方式模塊名稱模塊名稱極限傳輸極限傳輸率率(GIB/S) 比特寬比特寬(bit)DDR3-80040010100800并行傳輸PC3-64006.464DDR3-106653315/21331066并行傳輸PC3-85008.564DDR3-133366761661333并行傳輸PC3-1060010.664DDR3-160080052001600并行傳輸PC3-1280012.864DDR3-186693330/72331866并行傳輸PC3-1490014.964DDR3-2

7、133106615/42662133并行傳輸PC3-1700017.064DDR系列基礎知識講解DDR的發(fā)展Samsung-DDR數據傳輸速率與供電電壓的走勢DDR系列基礎知識講解DDR的發(fā)展Samsung-DDR的帶寬與數據傳輸率上升軌跡DDR系列基礎知識講解名詞解析RAS：Row Address Strobe，行地址選通脈沖；CAS：Column Address Strobe，列地址選通脈沖；tRCD：RAS to CAS Delay，RAS至CAS延遲；CL：CAS Latency，CAS潛伏期（又稱讀取潛伏期），從CAS與讀取命令發(fā)出到第一筆數據輸出的時間段；RL：Read Laten

8、cy,讀取潛伏期；tAC：Access Time from CLK,時鐘觸發(fā)后的訪問時間，從數據I/O總線上有數據輸出之前的一個時鐘上升沿開始到數據傳到I/O總線上止的這段時間；2011-7-18DDR系列基礎知識講解名詞解析tWR：Write Recovery Time,寫回，保證數據的可靠寫入而留出足夠的寫入/校正時間，被用來表明對同一個bank的最后有效操作到預充電命令之間的時間量；BL：Burst Lengths,突發(fā)長度，突發(fā)是指在同一行中相鄰的存儲單元連續(xù)進行數據傳輸的方式，連續(xù)傳輸所涉及到存儲單元（列）的數量就是突發(fā)長度(SDRAM)，在DDR SDRAM中指連續(xù)傳輸的周期數；P

9、recharge：L-Bank關閉現(xiàn)有工作行，準備打開新行的操作；tRP：Precharge command period，預充電有效周期，在發(fā)出預充電命令之后，要經過一段時間才能允許發(fā)送RAS行有效命令打開新的工作行；DDR系列基礎知識講解名詞解析AL：Additive Latency，附加潛伏期（DDR2）；WL：Write Latency，寫入命令發(fā)出到第一筆數據輸入的潛伏期；tRAS:Active to Precharge Command，行有效至預充電命令間隔周期；tDQSS：WRITE Command to the first corresponding rising edge o

10、f DQS，DQS相對于寫入命令的延遲時間；DDR系列基礎知識講解名詞解析邏輯邏輯BankBankSDRAM的內部是一個存儲陣列，要想準確地找到所需的存儲單元就先指定一個（row）,再指定一個列（Column）,這就是內存芯片尋址的基本原理。L-Bank存儲陣列示意圖DDR系列基礎知識講解名詞解析芯片位寬芯片位寬SDRAM內存芯片一次傳輸率的數據量就是芯片位寬，那么這個存儲單元的容量就是芯片的位寬（也是L-Bank的位寬）；存儲單元數量=行數*列數（得到一個L-Bank的存儲單元數量）*L-Bank的數量也可用M*W的方式表示芯片的容量，M是該芯片中存儲單元的總數，單位是兆（英文簡寫M，精確值

11、是1048576），W代表每個存儲單元的容量，也就是SDRAM芯片的位寬，單位是bit；DDR SDRAM內部存儲單元容量是芯片位寬（芯片I/O口位寬）的一倍；DDR2 SDRAM內部存儲單元容量是芯片位寬的四倍；DDR3 SDRAM內部存儲單元容量是芯片位寬的八倍；DDR4 SDRAM內部存儲單元容量是芯片位寬的八倍。DDR系列基礎知識講解特性分析存儲原理存儲原理存儲原理示意圖：行選與列選信號將使存儲電容與外界間的傳輸電路導通，從而可進行放電（讀?。┡c充電（寫入）。另外，圖中刷新放大器的設計并不固定，目前這一功能被并入讀出放大器（Sense Amplifier ,簡稱S-AMP）；DDR系列

12、基礎知識講解特性分析DDRDDR延遲鎖定回路（DLL）的任務是根據外部時鐘動態(tài)修正內部時鐘的延遲來實現(xiàn)與外部時鐘的同步；DLL有時鐘頻率測量法（CFM，Clock Frequency Measurement）和時鐘比較法（CC，Clock Comparator）；CFM是測量外部時鐘的頻率周期，然后以此周期為延遲值控制內部時鐘，這樣內外時鐘正好就相差一個時鐘周期，從而實現(xiàn)同步。DLL就這樣反復測量反復控制延遲值，使內部時鐘與外部時鐘保持同步。CFM式DLL工作示意圖DDR系列基礎知識講解特性分析DDRDDRCC的方法則是比較內外部時鐘的長短，如果內部時鐘周期短了，就將所少的延遲加到下一個內部時

13、鐘周期，然后再與外部時鐘做比較，若是內部時鐘周期長了，就將多出的延遲從下一個內部時鐘刨除，如此往復，最終使內外時鐘同步。CC式DLL工作示意圖DDR系列基礎知識講解特性分析CFM與CC各有優(yōu)缺點，CFM的校正速度快，僅用兩個時鐘周期，但容易受到噪音干擾，如果測量失誤，則內部的延遲就永遠錯下去。CC的優(yōu)點則是更穩(wěn)定可靠，如果比較失敗，延遲受影響的只是一個數據，不會涉及到后面的延遲修正，但它的修正時間要比CFM長。DDR系列基礎知識講解特性分析CK#起到觸發(fā)時鐘校準的作用，由于數據是在CK的上下沿觸發(fā)，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數據的正確傳輸，這就要求CK的上下沿間

14、距要有精確的控制。但因為溫度、電阻性能的改變等原因，CK上下沿間距可能發(fā)生變化，此時預期相反的CK#就起到糾正的作用（CK上升快下降慢，CK#則是上升慢下降快）。DDR系列基礎知識講解特性分析在寫入時，以DQS的高/低電平期中部為數據周期分割點，而不是上/下沿，但數據的接收觸發(fā)仍為DQS的上/下沿，DQS是雙向信號，讀內存時，由內存產生DQS的沿和數據的沿對齊，寫入內存時，由外部產生，DQS的中間對應數據的沿，即此時DQS的沿對應數據最穩(wěn)定的中間時刻；DDR系列基礎知識講解圖形解析SDRAMSDRAMSDRAM在開機時的初始化過程DDR系列基礎知識講解圖形解析SDRAMSDRAM行有效時序圖D

15、DR系列基礎知識講解圖形解析SDRAMSDRAM讀寫操作示意圖，讀取命令與列地址一塊發(fā)出（當WE#為低電平是即為寫命令）DDR系列基礎知識講解圖形解析SDRAMSDRAM非突發(fā)連續(xù)讀取模式：不采用突發(fā)傳輸而是依次單獨尋址，此時可等效于BL=1，雖然可以讓數據是連續(xù)的傳輸，但每次都要發(fā)送列地址與命令信息，控制資源占用極大DDR系列基礎知識講解圖形解析SDRAMSDRAM突發(fā)連續(xù)讀取模式：只要指定起始列地址與突發(fā)長度，尋址與數據的讀取自動進行，而只要控制好兩段突發(fā)讀取命令的間隔周期（與BL相同）即可做到連續(xù)的突發(fā)傳輸DDR系列基礎知識講解圖形解析SDRAMSDRAM讀取時預充電時序圖：圖中設定：C

16、L=2、BL=4、tRP=2。自動預充電時的開始時間與此圖一樣，只是沒有了單獨的預充電命令，并在發(fā)出讀取命令時，A10地址線要設為高電平（允許自動預充電）?？梢娍刂坪妙A充電啟動時間很重要，它可以在讀取操作結束后立刻進入新行的尋址，保證運行效率。DDR系列基礎知識講解圖形解析SDRAMSDRAM讀取時數據掩碼操作，DQM在兩個周期后生效，突發(fā)周期的第二筆數據被取消DDR系列基礎知識講解圖形解析SDRAM寫入時數據掩碼操作，DQM立即生效，突發(fā)周期的第二筆數據被取消DDR系列基礎知識講解性能比較DDR2DDR2與與DDRDDR的區(qū)別的區(qū)別1.速率與預取量DDR2的實際工作頻率是DDR的兩倍，DDR

17、2內存擁有兩倍于標準DDR內存的4bit預期能力。2.封裝與電壓DDR封裝為TSOPII，DDR2封裝為FBGA；DDR的標準電壓為2.5V，DDR2的標準電壓為1.8V。3.bit pre-fetchDDR為2bit pre-fetch,DDR2為4bit pre-fetch。4.新技術的引進DDR2引入了OCD、ODT和POST（1）ODT：ODT是內建核心的終結電阻，它的功能是讓DQS、RDQS、DQ和DM信號在終結電阻處消耗完，防止這些信號在電路上形成反射；DDR系列基礎知識講解性能比較DDR2DDR2與與DDRDDR的區(qū)別的區(qū)別（2）Post CAS：它是為了提高DDR2內存的利用效

18、率而設定的；在沒有前置CAS功能時，對其他L-Bank的尋址操作可能會因當前行的CAS命令占用地址線而延后，并使數據I/O總線出現(xiàn)空閑，當使用前置CAS后，消除了命令沖突并使數據I/O總線的利率提高。DDR系列基礎知識講解性能比較DDR2DDR2與與DDRDDR的區(qū)別的區(qū)別（3）OCD（Off-Chip Driver）：離線驅動調整，DDR2通過OCD可以提高信號的完整性OCD的作用在于調整DQS與DQ之間的同步，以確保信號的完整與可靠性，OCD的主要用意在于調整I/O接口端的電壓，來補償上拉與下拉電阻值，目的是讓DQS與DQ數據信號間的偏差降低到最小。調校期間，分別測試DQS高電平和DQ高電

19、平，與DQS低電平和DQ高電平時的同步情況，如果不滿足要求，則通過設定突發(fā)長度的地址線來傳送上拉/下拉電阻等級，直到測試合格才退出OCD操作。DDR系列基礎知識講解性能比較DDR3DDR3與與DDR2DDR2的區(qū)別的區(qū)別DDR2為1.8V，DDR3為1.5V；DDR3采用CSP和FBGA封裝，8bit芯片采用78球FBGA封裝，16bit芯片采用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規(guī)格；邏輯Bank數量，DDR2有4Bank和8Bank，而DDR3的起始Bank8個；突發(fā)長度，由于DDR3的預期為8bit,所以突發(fā)傳輸周期（BL，Burst Length）也固定

20、位8，而對于DDR2和早期的DDR架構的系統(tǒng)，BL=4也是常用的，DDR3為此增加了一個4-bitBurst Chop（突發(fā)突變）模式，即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數據突發(fā)傳輸，屆時可通過A112位地址線來控制這一突發(fā)模式；尋址時序（Timing）,DDR2的AL為04，DDR3為0、CL-1和CL-2，另外DDR3還增加了一個時序參數寫入延遲（CWD）；bit pre-fetch DDR2為4bit pre-fetch,DDR3為8bit pre-fetch;DDR系列基礎知識講解性能比較DDR3DDR3與與DDR2DDR2的區(qū)別的區(qū)別 新增功能，

21、ZQ是一個新增的引腳，在這個引腳上接有240歐姆的低公差參考電阻，新增裸露SRT（Self-Reflash Temperature）可編程化溫度控制存儲器時鐘頻率功能，新增PASR（PartialArray Self-Refresh）局部Bank刷新的功能，可以說針對整個存儲器Bank做更有效的數據讀寫以達到省電功效；DDR3的參考電壓分成兩個，即為命令與地址信號服務的VREFCA和為數據總線服務的VREFDQ，這將有效低提高系統(tǒng)數據總線的信噪等級；7. 點對點連接（point-to-point,p2p）,這是為了提高系統(tǒng)性能而進行的重要改動。DDR系列基礎知識講解性能比較DDR4DDR4與與

22、DDR3DDR3的區(qū)別的區(qū)別DDR3 DRAM與DDR4 DRAM的主要標準DDR系列基礎知識講解性能比較DDR4DDR4與與DDR3DDR3的區(qū)別的區(qū)別DDR3 DRAM向DDR4 SDRAM的移行日程DDR系列基礎知識講解DDR3基礎知識講解DDR系列基礎知識講解DDR3基礎知識講解Burst Length為固定的BC4和BL8，它們在“on the fly”能夠和讀命令或者寫命令通過A12/BC引腳進行選擇。DDR系列基礎知識講解DDR3基礎知識講解RL為總的讀取潛伏期，其被定義為Additive Latency(AL)+CAS Latency(CL);CAS Latency為讀取潛伏，為內部讀命令和第一個bit有效數據輸出之間的時鐘周期；DDR系列基礎知識講解DDR3基礎知識講解Additive Latency為附加潛伏期，它的作用為使命令和數據總線更有效，即允許讀或者寫命令緊跟有效命令；DDR系列基礎知識講解DDR3基礎知識講解CAS Write Latency（CWL）列寫潛伏期，被定義為內部寫命令和第一個bit有效數據輸入之間的時鐘周期延時；DDR3 SDRAM 不支持半周期潛伏，總的寫潛伏為Write Latency(WL)=Additive Latency(AL)+