編碼器與譯碼器

1、常用組合邏輯電路常用組合邏輯電路-編碼器和譯碼器編碼器和譯碼器編碼器的概念與類型編碼器的概念與類型 編碼編碼 將具有特定含義的信息編將具有特定含義的信息編成相應(yīng)二進(jìn)制代碼的過程。成相應(yīng)二進(jìn)制代碼的過程。 實(shí)現(xiàn)編碼功能的電路實(shí)現(xiàn)編碼功能的電路 編碼器編碼器 二進(jìn)制編碼器二進(jìn)制編碼器 二二- -十進(jìn)制編碼器十進(jìn)制編碼器 優(yōu)先編碼器優(yōu)先編碼器 編碼器編碼器( (即即Encoder) ) 被編被編信號信號 二進(jìn)制二進(jìn)制代碼代碼 編編碼碼器器 常用組合邏輯電路常用組合邏輯電路-編碼器編碼器二進(jìn)制編碼器（二進(jìn)制編碼器（84218421編碼）編碼） 3 3位二進(jìn)制編碼器有位二進(jìn)制編碼器有8 8個(gè)輸入端，個(gè)輸

2、入端，3 3個(gè)輸出端個(gè)輸出端，所以常稱為，所以常稱為8 8線線3 3線線編碼器，其功能真值表編碼器，其功能真值表見右表：（輸入為高電見右表：（輸入為高電平有效）平有效） 用門電路實(shí)現(xiàn)邏輯電路：用門電路實(shí)現(xiàn)邏輯電路：A&1&A0A21I1I11131I1II52011I674III1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD 碼編碼器碼編碼器二十進(jìn)制編碼器二十進(jìn)制編碼器I0省略不畫省略不畫輸出輸出 4 位位二進(jìn)制代碼二進(jìn)制代碼原碼輸出原碼輸出10011000000000000101000000001110001000000001100001000000101000001000

3、000010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0輸出輸出輸入輸入被編信號被編信號高電平有效高電平有效將將 0 9 十個(gè)十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制代碼的電路。又稱十進(jìn)制編碼器。十個(gè)十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制代碼的電路。又稱十進(jìn)制編碼器。 允許同時(shí)輸入兩個(gè)以上信號，并按優(yōu)先級輸出允許同時(shí)輸入兩個(gè)以上信號，并按優(yōu)先級輸出一般數(shù)大優(yōu)先一般數(shù)大優(yōu)先 集成優(yōu)先編碼器舉例集成優(yōu)先編碼器舉例74LS14874LS148（8 8線線-3-3線）線）優(yōu)先編碼器優(yōu)先編碼器注意：

4、該電路為反碼輸出。注意：該電路為反碼輸出。EIEI為使能輸入端為使能輸入端( (低電平有效低電平有效) )，EOEO為使能為使能輸出端輸出端( (高電平有效高電平有效) ) ，GSGS為優(yōu)先編碼工作標(biāo)志為優(yōu)先編碼工作標(biāo)志( (低電平有效低電平有效) )。 集成優(yōu)先編碼器舉例集成優(yōu)先編碼器舉例74LS14874LS148（8 8線線-3-3線）線）注意：該電路為反碼輸出。注意：該電路為反碼輸出。EIEI為使能輸入端為使能輸入端( (低電平有效低電平有效) )，EOEO為使能為使能輸出端輸出端( (低電平有效低電平有效) ) ，GSGS為優(yōu)先編碼工作標(biāo)志為優(yōu)先編碼工作標(biāo)志( (低電平有效低電平有效

5、) )。 CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二二 - - 十進(jìn)制優(yōu)先編碼器十進(jìn)制優(yōu)先編碼器 CT74LS147CT74LS147I9 = 1，I8 = 0 時(shí)時(shí)，不論不論 I0 I7 為為 0 還是還是 1，電路只，電路只對對 I8 進(jìn)行編進(jìn)行編碼，輸出反碼碼，輸出反碼 0111。反碼輸出反碼輸出被編信號輸入，被編信號輸入，( (省省略了略了 I0) )，低電平有效。，低電平有效。011111111111010111111111000111111110110111111001011111010011110000111011101001100111111111

6、1111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1輸出輸出輸入輸入 I9 = 0 時(shí)時(shí)，不論其他，不論其他 Ii 為為 0 還是還是 1，電路只，電路只對對 I9 進(jìn)行編進(jìn)行編碼碼，輸出，輸出 Y3Y2Y1Y0 = 0110，為反碼，其原碼為為反碼，其原碼為 1001。111010011001111111111111無編碼請求無編碼請求Y3Y2Y1Y0=1111依依次次類類推推CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9被編信號優(yōu)先級別從高到被編信號優(yōu)先級別從高到低依次為低依次為 I9、I8、I7、I6、I5、 I4、I3、I2、I1、I0。譯碼是編碼的逆過

7、程。譯碼是編碼的逆過程。 將表示特定意義信息的將表示特定意義信息的二進(jìn)制代碼翻譯出來。二進(jìn)制代碼翻譯出來。 實(shí)現(xiàn)譯碼功能的電路實(shí)現(xiàn)譯碼功能的電路 譯碼器譯碼器 二進(jìn)制譯碼器二進(jìn)制譯碼器 二二 - - 十進(jìn)制譯碼器十進(jìn)制譯碼器 數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器 譯碼器譯碼器( (即即 Decoder) ) 二進(jìn)制二進(jìn)制代碼代碼 與輸入代與輸入代碼對應(yīng)的碼對應(yīng)的特定信息特定信息 譯譯碼碼器器 譯碼器的概念與類型譯碼器的概念與類型 譯碼器譯碼器 CT74LS138A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7邏輯功能示意圖邏輯功能示意圖 3 線線 8 線譯

8、碼器線譯碼器 CT74LS138 簡介簡介 3 位二位二進(jìn)制碼進(jìn)制碼輸入端輸入端8 個(gè)譯碼輸出端個(gè)譯碼輸出端低電平有效。低電平有效。使能端使能端 STA 高電平有效，高電平有效， STB、STC 低低電平有效，即當(dāng)電平有效，即當(dāng) STA = 1， STB = STC = 0 時(shí)時(shí)譯碼，否則禁止譯碼。譯碼，否則禁止譯碼。CD4511/74HC4511顯示譯碼器顯示譯碼器測試測試燈燈消隱消隱鎖定鎖定1. 半加器半加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS

9、=1&AiBiSiCiAiBiSiCiCO半加器符號半加器電路圖加數(shù)本位的和向高位的進(jìn)位2. 全加器全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1Ai、Bi：加數(shù)， Ci-1：低位來的進(jìn)位，Si：本位的和， Ci：向高位的進(jìn)位。 用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。1. 1位數(shù)值比較器位數(shù)值比較器設(shè)AB時(shí)L11；AB時(shí)L21；AB時(shí)L3

10、1。得1位數(shù)值比較器的真值表。A BL1(AB) L2(AB) L3(A=B)0 00 11 01 10 0 10 1 01 0 00 0 1數(shù)值比較器數(shù)值比較器集成比較器集成比較器 16 15 14 1 3 12 11 10 974LS85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB AB A=B AB AB AB A=B A1 VSS(b) CMOS數(shù)值比較器引腳圖比較器比較器在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)常需要對兩個(gè)二進(jìn)制數(shù)進(jìn)行大小判別，然常需要對兩個(gè)二進(jìn)制數(shù)進(jìn)行大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作

11、。用來后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。在數(shù)字電稱為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進(jìn)行比較的路中，數(shù)值比較器的輸入是要進(jìn)行比較的兩個(gè)二進(jìn)制數(shù)，輸出是比較的結(jié)果。兩個(gè)二進(jìn)制數(shù)，輸出是比較的結(jié)果。 4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器輸 入 D A1 A0輸 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D3真值表真值表邏輯表達(dá)式邏輯表達(dá)式地地址址變變量量輸輸入入數(shù)數(shù)據(jù)據(jù)由地址碼決定從路輸入中選擇哪路輸出。數(shù)據(jù)選擇器數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器集成數(shù)據(jù)選

12、擇器 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成雙集成雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS153輸 入輸 出 S D A1 A0 Y1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3選通控制端選通控制端S為低電平有效，即為低電平有效，即S=0時(shí)芯片被時(shí)芯片被選中，處于工作狀態(tài)；選中，處于工作狀態(tài)；S=1時(shí)芯片被禁止，時(shí)芯片被禁止，Y0。集成集成8選選1數(shù)數(shù)據(jù)選擇器據(jù)選擇器74LS151

13、 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADYS0 時(shí)S 1時(shí) ， 選 擇 器 被 禁 止 ， 無 論 地 址 碼 是 什 么 ， Y總 是 等 于0輸 入輸 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0