基于CPLDFPGA的等精度頻率計的設計

1、基于基于CPLD/FPGA的等精度頻率計的設計的等精度頻率計的設計設計要求：利用CPLD/FPGA進行頻率計數(shù)。在整個頻率范圍內(nèi)保持恒定測量精度。實現(xiàn)對頻率、周期、脈寬的測量計數(shù)。課題的背景及意義目前市場上的頻率計產(chǎn)品很多,但基本上都是采用專用計數(shù)芯片和數(shù)字邏輯電路組成，由于這些芯片本身的工作頻率不高,從而限制了產(chǎn)品的工作頻率的提高,遠不能達到在一些特殊的場合需要測量很高的頻率的要求，而且測量精度也受到芯片本身極大的限制。本文用VHDL在CPLD器件上實現(xiàn)一種8 位數(shù)字頻率計測頻系統(tǒng)，能夠用十進制數(shù)碼顯示被測信號的頻率，不僅能夠測量正弦波、方波和三角波等信號的頻率，而且能對其他多種頻率信號進行

2、測量。具有體積小、可靠性高、功耗低的特點。實現(xiàn)了等精度測量。實際的應用在電子測量領域中，頻率測量的精確度是最高的。在生產(chǎn)過程中許多物理量，例如溫度、壓力、流量、液位、PH值、振動、位移、速度、加速度，乃至各種氣體的百分比成分等均用傳感器轉(zhuǎn)換成信號頻率，然后用數(shù)字頻率計來測量。設計的數(shù)字頻率計采用多周期同步測量法進行等精度測頻、測周期、 測脈寬和占空比,它從根本上消除了計數(shù)器量化誤差,極大提高了測量精度。設計所用到的語言及軟件等相關知識電子設計自動化的發(fā)展VHDL語言CPLD/FPGA相關知識QuartusII電子設計自動化的發(fā)展電子線路的CAD(計算機輔助計)是EDA發(fā)展的初級階段CAE計算機

3、輔助工程。也就是所謂的EDA技術(shù)中級階段。電子系統(tǒng)設計自動化，即高級EDA階段、也就是目前常說的EDA。 VHDL語言VHDL是超高速集成電路硬件描述語言的英文字頭縮寫簡稱，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應用設計。VHDL語言與其它HDL語言相比有一些自己的特色1.設計功能強、方法靈活、支持廣泛2.系統(tǒng)硬件描述能力強3. VHDL語言標準、規(guī)范，易于共享和復用4.方便移植用FPGA/CPLD進行開發(fā)編程方式簡便、先進高速高可靠性開發(fā)工具和設計語言標準化，開發(fā)周期短功能強大，應用廣闊頻率測量方案一：采用周期法。方案二：采用直接測頻法。方案三：采用等精度頻

4、率測量法。采用等精度頻率測量法 等精度測頻方法是在直接測頻方法的基礎上發(fā)展起來的。它的閘門時間不是固定的值，而是被測信號周期的整數(shù)倍，即與被測信號同步，因此，避除了對被測信號計數(shù)所產(chǎn)生1個字誤差，并且達到了在整個測試頻段的等精度測量。系統(tǒng)的總體設計六大模塊 信號源模塊信號源是為了產(chǎn)生1MHz 的門控信號和待測的定頻信號。源程序編譯并生成PIN1MHZ的封裝。由系統(tǒng)時鐘提供的100MHz的輸入信號，經(jīng)過信號源模塊，通過100分頻產(chǎn)生1MHZ的時鐘信號clkin clkoutPIN1MHZ_1inst分頻器源程序編譯并生成CNT封裝圖。 clkfreq1freq488freq1953freq781

5、2freq31250freq125kfreq500kcntinst分頻器工作時序圖測頻控制信號產(chǎn)生器通過源程序生成TESTCTL封裝CLKTSTENCLR_CNTLOADTESTCTLinst測頻控制信號發(fā)生器TESTCTL的工作時序圖鎖存器鎖存器是起數(shù)據(jù)保持的作用，它將會把數(shù)據(jù)保存到下次觸發(fā)或復位。主要是主從觸發(fā)器組成的。LOADDIN31.0DOUT31.0REG32Binst鎖存器工作時序圖在鎖存信號load的上升沿到來時，鎖存器將測量值鎖存到寄存器，然后輸出到顯示模塊。十進制計數(shù)器程序要求只有當使能端信號為高電平時計數(shù)器才能正常工作，每個時鐘的上升沿到來時計數(shù)器加1，因為這里要實現(xiàn)的是10進制計數(shù)，所以當計數(shù)到10時計數(shù)器清零，同時產(chǎn)生進位信號CLKCLRENACQ3.0CARRY_OUTCNT10inst工作時序圖顯示模塊用8個LED將待測頻率顯示出來，將通過十進制計數(shù)器的時鐘信號CLK，輸出為時鐘信號計數(shù)譯碼后的顯示驅(qū)動端，在八段LED譯碼為對應的八段二進制編碼，并由數(shù)碼顯示器顯示出