設(shè)計(jì)異步清零和同步時(shí)鐘使能的加法計(jì)數(shù)器

1、肅節(jié)附表1：蕆廣州大學(xué)學(xué)生實(shí)驗(yàn)報(bào)告莇開課學(xué)院及實(shí)驗(yàn)室：物理與電子工程學(xué)院-電子樓317室 2016 年 4 月 21 日 膃學(xué) 院蚃物 電腿年級(jí)、專業(yè)、班膅芃姓名膃jason.p蚇學(xué)號(hào)膈莃實(shí)驗(yàn)課程名稱芀eda技術(shù)實(shí)驗(yàn)荿成績羇莃實(shí)驗(yàn)項(xiàng)目名稱蟻設(shè)計(jì)含異步清零和同步時(shí)鐘使能的加法計(jì)數(shù)器肁指 導(dǎo) 教 師蚆一、二、 蒂實(shí)驗(yàn)?zāi)康模好B學(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉veriloghdl設(shè)計(jì)技術(shù)。葿三、四、 蒅實(shí)驗(yàn)內(nèi)容：薂蒃含異步清0和同步時(shí)鐘使能的4位加法器芁蒈（1）實(shí)驗(yàn)原理：螞上圖是一含計(jì)數(shù)使能、異步復(fù)位的4位加法計(jì)數(shù)器，書中例3-15是其veriloghdl描述。由圖2-1所示，圖中間是4位

2、鎖存器；rst是異步清信號(hào)，高電平有效；clk是鎖存信號(hào)；d3：0是4位數(shù)據(jù)輸入端。當(dāng)ena為1時(shí)，多路選擇器將加1器的輸出值加載于鎖存器的數(shù)據(jù)端；當(dāng)ena為0時(shí)保持上一次的輸出。薀（2）實(shí)驗(yàn)步驟：蠆（2）-1按照發(fā)給大家的文件“quartus ii 9.0基本設(shè)計(jì)流程-veriloghdl.ppt”所講述的步驟，在quartusii上對(duì)例3-15（第四版）（第五版p124例5-15）進(jìn)行編輯、編譯、綜合、適配、仿真。說明例2-1各語句的作用，詳細(xì)描述示例的功能特點(diǎn)，給出其所有信號(hào)的時(shí)序仿真波形。芇（2）-2引腳鎖定以及硬件下載測(cè)試：螂若目標(biāo)器件是ep3c40q240c8n，建議選實(shí)驗(yàn)電路模式

3、5，用鍵8（pio7）控制rst；用鍵7控制ena；計(jì)數(shù)溢出cout接發(fā)光管d8；outy是計(jì)數(shù)輸出接數(shù)碼1；時(shí)鐘clk接clock2，通過跳線選擇4hz信號(hào)。引腳鎖定后進(jìn)行編譯、下載和硬件測(cè)試實(shí)驗(yàn)。將實(shí)驗(yàn)過程和實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。羈五、六、 莁實(shí)驗(yàn)hdl描述：肆module cnt10(clk,rst,en,load,cout,dout,data)肆input clk,en,rst,load; /定義輸入信號(hào)莂input3:0 data; /定義4位的并行加載數(shù)據(jù)data袈output3:0 dout; /定義4位的計(jì)數(shù)輸出數(shù)據(jù)dout肈output cout; /定義進(jìn)位輸出信號(hào)cout

4、膆reg3:0 q1; /定義4位的寄存器型中間變量q1螂reg cout;薀assign dout = q1; /將內(nèi)部寄存器的計(jì)數(shù)結(jié)果輸出至dout袇always (posedge clk or negedge rst) /時(shí)序過程芆begin膃if(!rst) q1 = 0; /rst=0時(shí)，對(duì)內(nèi)部寄存器單元異步清0肈else if(en)薆begin /同步使能en=1，則允許加載或計(jì)數(shù)薁if(!load) q1 = data; /當(dāng)load=0，向內(nèi)部寄存器加載數(shù)據(jù)薅else if(q19) q1 =q1+1; /當(dāng)q1小于9時(shí)，允許累加羅else q1 =4b0000; /否則一個(gè)

5、時(shí)鐘后清零返回初值蝕end蝕end羆always (q1) /組合過程蒃if (q1=4h9) cout = 1b1;蚃else cout = 1b0;螀endmodule莇膅四、仿真結(jié)果：蒂袀圖1螈薃圖2膁羀由圖1的時(shí)序波形可見，當(dāng)en=0時(shí)，dout的輸出數(shù)據(jù)3保持了一段時(shí)間；羅當(dāng)en=1，且在時(shí)鐘clk的上升沿時(shí)間范圍load=0時(shí)，4位輸入數(shù)據(jù)data=0被加載，在load=1后作為計(jì)數(shù)器的計(jì)數(shù)初值（圖1）；聿當(dāng)en=1，load=1時(shí)，輸入的數(shù)據(jù)不被加載；螄rst在任意時(shí)刻均有效，即使clk非上升沿時(shí)，計(jì)數(shù)也能即刻清0（圖2：計(jì)數(shù)到3后清0）；螄當(dāng)計(jì)數(shù)到9時(shí)，cout輸出進(jìn)位1，如圖

6、2所示。肀薆五、引腳鎖定：螇襖蒁羋六、硬件測(cè)試結(jié)果：薅蒃莁程序下載芅袃薃袁羇袆蚃羈蠆蚅螃荿膇莄袂硬件測(cè)試效果（模式5）螀衿硬件測(cè)試的結(jié)果現(xiàn)象為：當(dāng)鍵1（rst）、鍵2（en）、鍵3（load）均處于高電平時(shí)，數(shù)碼管1依照時(shí)鐘信號(hào)的周期（clock0=1hz），從0依次變化到9，當(dāng)計(jì)數(shù)到9時(shí)，led燈（d8：cout）亮起。膃數(shù)碼管1顯示的過程中，按下鍵1（rst）時(shí)（變?yōu)榈碗娖剑?，?shù)碼管1即刻清零；按下鍵2（en）時(shí)（變?yōu)榈碗娖剑?，?shù)碼管1保持顯示當(dāng)前的數(shù)字（如上硬件測(cè)試效果圖：保持顯示數(shù)字5）；按下鍵3（load）時(shí)（變?yōu)榈碗娖剑?，?shù)碼管1顯示的數(shù)字變?yōu)橛涉I8-鍵5確定的data值（上圖為：

7、0011b，就是十進(jìn)制數(shù)3），恢復(fù)鍵1-鍵3的高電平狀態(tài)，計(jì)數(shù)功能正常運(yùn)行。袂膁七、實(shí)驗(yàn)心得:芇通過本次實(shí)驗(yàn)，使我進(jìn)一步熟悉了quartusii的veriloghdl文本設(shè)計(jì)流程以及電路仿真和硬件測(cè)試。本次實(shí)驗(yàn)的重難點(diǎn)是引腳鎖定，數(shù)碼管的顯示是需要先經(jīng)過譯碼器的處理，所以我選擇了模式5。通過對(duì)照實(shí)驗(yàn)電路結(jié)構(gòu)圖以及芯片引腳的定義表，正確進(jìn)行引腳鎖定，否則編譯會(huì)出錯(cuò)或者達(dá)不到預(yù)期的效果?？偟膩碚f，本次實(shí)驗(yàn)還是有一定的挑戰(zhàn)性。八、思考題：給出含異步清零和同步使能的16位二進(jìn)制加減可控計(jì)數(shù)器的veriloghdl描述。module updowncnt16(q,cout,data,load,en,clk

8、,rst,up_down)input15:0 data;input load,en,clk,rst,up_down;output15:0 q;output cout;reg15:0 q;always (posedge clk or negedge rst)beginif(!rst) q=16h0000; /異步清零，低電平有效else if(en) /計(jì)數(shù)使能端，高電平有效beginif(!load) q=data; /同步置數(shù)，低電平有效if(up_down) q=q+1; /up_down=1時(shí)，加計(jì)數(shù)else q=q-1; /up_down=0時(shí)，減計(jì)數(shù)endendalways (q)if(q=16hffff & up_down)cout=1b1;else if(q=16h000