數(shù)字電路邏輯設(shè)計第四章

1、第四章第四章 組合邏輯電路組合邏輯電路講授人：劉琪芳講授人：劉琪芳目的與要求：目的與要求：第四章第四章 組合邏輯電路組合邏輯電路 掌握組合邏輯電路的定義、特點掌握組合邏輯電路的定義、特點。2.2.掌握組合電路的分析方法和設(shè)計方法掌握組合電路的分析方法和設(shè)計方法。3.3.掌握常用中規(guī)模器件及其應(yīng)用掌握常用中規(guī)模器件及其應(yīng)用。重點與難點：重點與難點：組合電路的分析和設(shè)計方法組合電路的分析和設(shè)計方法。 4.1 4.1 組合邏輯電路分析組合邏輯電路分析 4.2 4.2 常用組合邏輯電路的介紹常用組合邏輯電路的介紹 4.3 4.3 單元級組合邏輯電路的分析方法單元級組合邏輯電路的分析方法 4.4 4.4

2、 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計 4.5 4.5 組合邏輯電路中的競爭與冒險組合邏輯電路中的競爭與冒險 第四章第四章 組合邏輯電路組合邏輯電路4.14.1組合邏輯電路分析組合邏輯電路分析 組合組合邏輯邏輯電路概念電路概念輸入：輸入：邏輯關(guān)系：邏輯關(guān)系：F Fi i = f= fi i (X (X1 1、X X2 2、X Xn n) i = (1) i = (1、2 2、m)m) 組合電路的特點組合電路的特點 電路由電路由邏輯門邏輯門構(gòu)成，構(gòu)成，不含記憶元件不含記憶元件 輸出與輸入間輸出與輸入間無反饋延遲無反饋延遲回路回路 輸出與電路輸出與電路原來狀態(tài)無關(guān)原來狀態(tài)無關(guān)輸出：輸出：X1、X2

3、、XnF1、F2、Fm4.1.1 4.1.1 組合邏輯電路概述組合邏輯電路概述組合電路某一時刻的輸出僅與組合電路某一時刻的輸出僅與該時刻的輸入有關(guān)，該時刻的輸入有關(guān)，而與而與電路電路前一時刻的狀態(tài)無關(guān)前一時刻的狀態(tài)無關(guān)。例例1：組合電路如圖所示，分析該電路的邏輯功能。：組合電路如圖所示，分析該電路的邏輯功能。組組合合邏邏輯輯電電路路邏邏輯輯表表達達式式最最簡簡表表達達式式真真值值表表邏邏輯輯功功能能化化簡簡變變換換&0&0&ABFabg g1 1組合電路的分析步驟組合電路的分析步驟4.1.2 4.1.2 組合邏輯電路分析組合邏輯電路分析（2）化簡與變換：）化簡與變換：（

4、3）由表達式列出真值表。）由表達式列出真值表。ABabgFBABA （4）分析邏輯功能）分析邏輯功能 ： 該電路是異或電路。該電路是異或電路。abAagBABA)(BAABAABB)(BABBABABAFBABA A BF0 00 1 1 01 10110 真值表真值表&0&0&ABFabg g解：解：（1）由邏輯圖逐級寫出表達式。）由邏輯圖逐級寫出表達式。例例2 2：試分析圖所示邏輯電路的功能。：試分析圖所示邏輯電路的功能。結(jié)論：電路為結(jié)論：電路為少數(shù)服從多數(shù)少數(shù)服從多數(shù)的的三變量表決電路。三變量表決電路。解（解（1 1）邏輯表達式）邏輯表達式（2 2）列真值表）列真

5、值表A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1真值表真值表ACBCABF （3 3）分析電路的邏輯功能）分析電路的邏輯功能多數(shù)輸入變量為多數(shù)輸入變量為1 1，輸出，輸出F F為為1 1；多數(shù)輸入變量為多數(shù)輸入變量為0 0，輸出，輸出 F F為為0 0ABBCACACBCAB 4.14.1組合邏輯電路分析組合邏輯電路分析例例3 3：電路如圖所示，分析該電路的邏輯功能。：電路如圖所示，分析該電路的邏輯功能。解：（解：（1 1）由邏輯圖逐級寫出表達式）由邏輯圖逐級寫出表達式（2 2）化簡與變換：）化簡與變換：（3 3

6、）由表達式列出真值表。）由表達式列出真值表。ABCP CPBPAPLABCCABCBABCA)(CBAABCL （4 4）分析邏輯功能）分析邏輯功能 ： 當當A A、B B、C C三個變量一致時，輸出為三個變量一致時，輸出為“1 1”，所以這個電路稱為，所以這個電路稱為“一致電路一致電路”。CBAABC0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1A B C10000001 L 真值表真值表&1ABCLP4.14.1組合邏輯電路分析組合邏輯電路分析4.24.2常用組合邏輯電路的介紹常用組合邏輯電路的介紹4.2.14.2.1加法器加法器不考慮低位進位不考

7、慮低位進位, ,將兩個將兩個1 1位二進制數(shù)相加的邏輯運算位二進制數(shù)相加的邏輯運算 半加器的真值表半加器的真值表 邏輯表達式邏輯表達式 邏輯電路圖邏輯電路圖1000C011110101000SBA 半加器的真值表半加器的真值表BABAS C = AB A B =1 & C=AB BAS 1.1.半加器（半加器（Half AdderHalf Adder） A B S C 邏輯符號圖邏輯符號圖全加器進行加數(shù)、被加數(shù)和低位來的進位信號的相加全加器進行加數(shù)、被加數(shù)和低位來的進位信號的相加. .2.2.全加器（全加器（Full AdderFull Adder）=1&AiBiCi-1SiC

8、i (a) 邏輯圖 (c) 國標符號AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符號CI CO&FA=1iiiiiiBACBAC1)(1iiiiCBAS Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 Ai、Bi：加數(shù)，：加數(shù)，Ci-1：低位來的進位，低位來的進位，Si：本位的和，：本位的和， Ci：向高位的進位。：向高位的進位。 A i B i =1 & AB C i - 1 =1 & S i C i 半半

9、加加 器器 半半 加加 器器 兩個半加器構(gòu)成一個全加器兩個半加器構(gòu)成一個全加器4.24.2常用組合邏輯電路的介紹常用組合邏輯電路的介紹3.3.中規(guī)模中規(guī)模4 4位二進制數(shù)加法器位二進制數(shù)加法器 1)1)串行進位加法器串行進位加法器-采用四個采用四個1 1位全加器組成位全加器組成 A0 B0 A1 B1 A2 B2 A3 B3 S0 S1 S2 S3 C-1 0 C3 C0 C1 C2 FA0 FA1 FA2 FA3 任一位的加法運算必須在低一位的運算完成之后才能進行。任一位的加法運算必須在低一位的運算完成之后才能進行。 串行進位加法器運算速度不高。串行進位加法器運算速度不高。 4.24.2常用

10、組合邏輯電路的常用組合邏輯電路的：把：把n位全加器串聯(lián)起來，低位全加器的進位輸出連接位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。到相鄰的高位全加器的進位輸入。2)2)并行進位加法器（超前進位加法器）并行進位加法器（超前進位加法器） VCC B3 S3 CO A2 S2 A3 B2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 S1 B0 C1 GND A1 S0 A0 B1 A3 B2 A2 B1 A1 B0 A0 C1 74283 B3 C O S3 S2 S1 S0 74LS283 74LS283邏輯符號邏輯符號 74LS283

11、74LS283引腳圖引腳圖低位來的低位來的進位進位進位輸出進位輸出 74LS283 74LS283邏輯圖邏輯圖 各位進位各位進位信號信號S2、S3、S4、CO的產(chǎn)的產(chǎn)生，均只需要生，均只需要經(jīng)歷一級與非經(jīng)歷一級與非門和一級與或門和一級與或非門的延遲時非門的延遲時間，比逐位進間，比逐位進位的全加器大位的全加器大大縮短了時間。大縮短了時間。3) 74LS2833) 74LS283的擴展應(yīng)用的擴展應(yīng)用例例 用兩片用兩片74LS28374LS283構(gòu)成一個構(gòu)成一個8 8位二進制數(shù)加法器位二進制數(shù)加法器 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） C1 CO C1

12、 CO S3 S2 S1 S0 S7 S6 S5 S4 0 C7 S3 S2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 在片內(nèi)是超前進位，而片與片之間是串行進位。在片內(nèi)是超前進位，而片與片之間是串行進位。4.24.2常用組合邏輯電路的介紹常用組合邏輯電路的介紹4)4)采用全加器實現(xiàn)組合邏輯函數(shù)采用全加器實現(xiàn)組合邏輯函數(shù)設(shè)計將設(shè)計將8421 BCD8421 BCD碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3BCD3BCD碼的碼制轉(zhuǎn)換電路。碼的碼制轉(zhuǎn)換電路。8421BCD碼碼+001

13、1=余余3BCD碼碼4.2.2 4.2.2 編碼器編碼器編碼編碼編碼器的通用邏輯符號如圖所示：編碼器的通用邏輯符號如圖所示：在選定的一系列二進制數(shù)碼中，賦予每個二進在選定的一系列二進制數(shù)碼中，賦予每個二進 制數(shù)碼以某一固定含義。制數(shù)碼以某一固定含義。編碼器編碼器 能完成編碼功能的電路。能完成編碼功能的電路。編碼器有編碼器有n n個輸入端個輸入端,m,m個輸出端個輸出端,n,n和和m m應(yīng)滿足什么樣的關(guān)系應(yīng)滿足什么樣的關(guān)系? ?4.24.2常用組合邏輯電路的介紹常用組合邏輯電路的介紹 Y1 Y0 I0 I1 I2 I3 4輸輸入入二進制碼輸出二進制碼輸出1. 41. 4線線2 2線編碼器線編碼器

14、I0 I1I2I3Y1Y0100000010001001010000111（2 2）邏輯功能表）邏輯功能表此編碼器的輸入為高電平有效。此編碼器的輸入為高電平有效。（1 1）邏輯框圖）邏輯框圖4.24.2常用組合邏輯電路的介紹常用組合邏輯電路的介紹2. 82. 8線線3 3線優(yōu)先編碼器線優(yōu)先編碼器7414874148 I2 I3 I4 I5 I6 I7 I1 S ST T 1 1 1 1 1 1 1 1 1 1 1 1 & & & & & & & & & & & & & 1 1 1 Q QC

15、C Q QB B Q QA A Y YE EX X Y YS S I0 1 8 8個信號個信號輸入端輸入端/I/I0 0/I/I7 7使能輸入端使能輸入端(/ST)(/ST)3 3個編碼個編碼輸出端輸出端 輸出使能輸出使能標志標志(Ys)(Ys)編碼器工編碼器工作狀態(tài)標作狀態(tài)標志志(Y(YE Ex)x)邏輯電路圖邏輯電路圖1)1)邏輯電路圖邏輯電路圖4567ININININ )()(245345671ININININININININY )()()(12463465670ININININININININININY 45672ININININY 假設(shè)假設(shè)0STSTININININININININY

16、S 76543210STYYSEX 輸輸 入入輸輸 出出 11 1 1 1 1 0 1 1 1 1 1 1 1 11 1 1 1 0 0 00 0 0 0 1 0 0 10 0 1 0 1 0 0 1 10 1 0 0 1 0 0 1 1 10 1 1 0 1 0 0 1 1 1 11 0 0 0 1 0 0 1 1 1 1 11 0 1 0 1 0 0 1 1 1 1 1 11 1 0 0 1 0 0 1 1 1 1 1 1 11 1 1 0 1ST0IN1IN2IN3IN4IN5IN6IN7IN2Y1Y0YEXYsY 優(yōu)先編碼器中允許同時在幾個輸入線上加輸入信號，在幾個輸入線上同優(yōu)先編碼器

17、中允許同時在幾個輸入線上加輸入信號，在幾個輸入線上同時出現(xiàn)輸入信號時，只對其中優(yōu)先權(quán)最高的一個輸入信號進行編碼。分析真時出現(xiàn)輸入信號時，只對其中優(yōu)先權(quán)最高的一個輸入信號進行編碼。分析真值表，那個優(yōu)先級最高？值表，那個優(yōu)先級最高？8線線3線優(yōu)先編碼器真值表如下表所示線優(yōu)先編碼器真值表如下表所示(反碼形式反碼形式)國標國標編碼器的邏輯符號邏輯符號8線線3線優(yōu)先編碼器邏輯符號如下所示線優(yōu)先編碼器邏輯符號如下所示:ST為使能為使能(允許允許)輸入端，低電平輸入端，低電平有效有效, 當當ST =0時，電路允許編時，電路允許編碼碼 , 當當ST =1時，電路禁止編碼時，電路禁止編碼Ys和和YEX為使能輸出

18、端和擴為使能輸出端和擴展輸出，主要用于級聯(lián)和展輸出，主要用于級聯(lián)和擴展。擴展。擴展應(yīng)用擴展應(yīng)用 中規(guī)模優(yōu)先編碼器中規(guī)模優(yōu)先編碼器常用的中規(guī)模優(yōu)先編碼器有：常用的中規(guī)模優(yōu)先編碼器有：8線線-3線線優(yōu)先編碼器：優(yōu)先編碼器：CT54148/CT74148、CT54LS148/CT74LS148、CC453210線線-4線線優(yōu)先編碼器：優(yōu)先編碼器：CT54147/CT74147、CT54LS147/CT74LS147、CC401471 11 00 10 10 10 10 10 10 10 11 1 11 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1

19、 11 X X X X X X X X0 1 1 1 1 1 1 1 1 0 0 X X X X X X X0 1 0 X X X X X X 0 1 1 0 X X X X X 0 1 1 1 0 X X X X 0 1 1 1 1 0 X X X 0 1 1 1 1 1 0 X X 0 1 1 1 1 1 1 0 X 0 1 1 1 1 1 1 1 0GS EO Y2Y1Y0EI I7 I6 I5 I4 I3 I2 I1 I0輸輸 出出輸輸 入入4.2.34.2.3譯碼器譯碼器譯碼是編碼的逆過程，譯碼即是將輸入的某個二進制編譯碼是編碼的逆過程，譯碼即是將輸入的某個二進制編碼翻譯成特定的信號

20、。碼翻譯成特定的信號。具有譯碼功能的邏輯電路稱為譯碼器。具有譯碼功能的邏輯電路稱為譯碼器。譯碼是編碼的逆過程，是將輸入的二進制代碼賦予的含譯碼是編碼的逆過程，是將輸入的二進制代碼賦予的含義翻譯過來，給出相應(yīng)的輸出高、低電平信號。常用的義翻譯過來，給出相應(yīng)的輸出高、低電平信號。常用的譯碼器電路有譯碼器電路有二進制譯碼器二進制譯碼器; ;二二- -十進制譯碼器十進制譯碼器; ;顯示譯碼器。顯示譯碼器。1.1.二進制譯碼器二進制譯碼器 二進制譯碼器輸入端若是二進制譯碼器輸入端若是n n位二進制代碼，相應(yīng)地則有位二進制代碼，相應(yīng)地則有2 2n n個輸出端個輸出端。對輸入的每一種可能的代碼組合，有且僅有

21、。對輸入的每一種可能的代碼組合，有且僅有一個輸出信號為有效電平。一個輸出信號為有效電平。 二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱 為為變量譯碼器或完全譯碼器變量譯碼器或完全譯碼器。2 2線線-4-4線譯碼器線譯碼器010110201310YA ASTYA ASTYA ASTYA AST2線線-4線譯碼器真值表線譯碼器真值表說明：說明：2 2線線-4-4線譯碼器線譯碼器4 4個輸個輸出包含了出包含了2 2個變量的個變量的4 4個最小個最小項。項。邏輯符號邏輯符號擴展為擴展為3 3線線-8-8線譯碼器線譯碼器2 2線線-4-4線擴展為線擴展為3

22、 3線線-8-8線譯碼器線譯碼器合理地應(yīng)用選通端合理地應(yīng)用選通端ST可以擴大其邏輯功能可以擴大其邏輯功能對對A A2 2=0=0與與A A2 2=1=1進行分析進行分析2線線-4線譯碼器真值表線譯碼器真值表輸輸 入入輸輸 出出 A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1

23、 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0321SSS 3 3線線-8-8線譯碼器線譯碼器7474138138真值表真值表3-8線譯碼器真值表線譯碼器真值表ASTBSTCST為選通端。為選通端。ASTCBSTST為高電平有效，為高電平有效，為低電平有效。為低電平有效。當使能端為有效電平當使能端為有效電平時，時，3線線-8線譯碼器各線譯碼器各輸出端的函數(shù)式為：輸出端的函數(shù)式為：Y0 = A2 A1 A0 = m0Y2 = A2 A1 A0 = m2Y1 = A2 A1 A0

24、= m1Y3 = A2 A1 A0 = m3Y4 = A2 A1 A0 = m4Y5 = A2 A1 A0 = m5Y6 = A2 A1 A0 = m6Y7 = A2 A1 A0 = m7常用的中規(guī)模集成電路譯碼器有：常用的中規(guī)模集成電路譯碼器有：雙雙2 2線線-4-4線譯碼器線譯碼器CT54S139/ CT74S139CT54S139/ CT74S139、 CT54LS139/ CT74LS139; CT54LS139/ CT74LS139; 3 3線線-8-8線譯碼器線譯碼器CT54S138/ CT74S138CT54S138/ CT74S138、 CT54LS138/ CT74LS138

25、CT54LS138/ CT74LS138、CC74HC138;CC74HC138;4 4線線-16-16線譯碼器線譯碼器CT54154/ CT74154CT54154/ CT74154、 CC74HC154;CC74HC154;例例3 3 用用3 38 8譯碼器構(gòu)成譯碼器構(gòu)成4 41616譯碼器譯碼器X X0 0-X-X3 3：譯碼輸入：譯碼輸入E E：譯碼控制：譯碼控制E=0E=0，譯碼，譯碼 E=1E=1，禁止譯碼，禁止譯碼ABCCBACBACBAfABCCBACBACBAf7120YYYY圖圖4.182.2.二二- -十進制譯碼器十進制譯碼器 二二- -十進制譯碼器的輸入是十進制數(shù)的十進

26、制譯碼器的輸入是十進制數(shù)的4 4位二進制編位二進制編碼（碼（BCDBCD碼），分別用碼），分別用A A3 3、A A2 2、A A1 1、A A0 0表示；輸出的是與表示；輸出的是與1010個十進制數(shù)字相對應(yīng)的個十進制數(shù)字相對應(yīng)的1010個信號，用個信號，用Y Y9 9Y Y0 0表示。由于二表示。由于二- -十進制譯碼器有十進制譯碼器有4 4根輸入線，根輸入線，1010根輸出線，所以又稱為根輸出線，所以又稱為4 4線線- -1010線譯碼器。線譯碼器。8421 BCD碼譯碼器碼譯碼器 把二把二- -十進制代碼翻譯成十進制代碼翻譯成1010個十進制數(shù)字信號的電路，個十進制數(shù)字信號的電路，稱為二

27、稱為二- -十進制譯碼器。十進制譯碼器。碼制譯碼器（二碼制譯碼器（二- -十進制譯碼器）十進制譯碼器） 數(shù)數(shù)字字輸輸 入入輸 出A3A2A1A001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 1 1 0

28、 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 0無無效效1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 12.2.二二- -十進制譯碼器十進制譯碼器邏輯符號邏輯符號4 4線線-10-10線譯碼器邏輯符號線譯碼器邏輯符號譯碼器的功能擴展譯碼器的功能擴展利用利用BIN/OCTBIN/OCT和和BCD/DE

29、CBCD/DEC構(gòu)成構(gòu)成5 5線線-32-32線譯碼器線譯碼器中規(guī)模集成碼制譯碼器中規(guī)模集成碼制譯碼器二二-十進制譯碼器：十進制譯碼器：CT5442/CT7442、CTLS5442/CTLS7442、CC74HC42等等abcdfge 脈脈沖沖信信號號 計計數(shù)數(shù)器器 譯譯碼碼器器 驅(qū)驅(qū)動動器器 顯顯示示器器 KHz 數(shù)字顯示框圖數(shù)字顯示框圖 a b c d e f g a b c d e f g 半導(dǎo)體發(fā)光二極管七段顯示器件半導(dǎo)體發(fā)光二極管七段顯示器件共陽極顯示器共陽極顯示器共陰極顯示器共陰極顯示器顯示器分段布局圖顯示器分段布局圖3 3 七段顯示譯碼器七段顯示譯碼器要點亮共陽極顯示的某一段，如

30、何驅(qū)動？要點亮共陽極顯示的某一段，如何驅(qū)動？4.24.2常用組合邏輯電路的介常用組合邏輯電路的介紹紹 c d eGNDdpabcdefdp a b f gGNDR= 1K5V直流電源cabdefgdp a b c d e f gGNDGNDdp c d eGNDdpabcdefdp a b f gGNDR= 1Kcabdefgdp a b c d e f gGNDGNDdp5V直流電源顯示數(shù)字R5V直流電源RR顯示數(shù)字 g f a b e d c dpcabdefgdpcabdefgdp a b c d e f gGNDGNDdpR5V直流電源RRR顯示數(shù)字 g f a b e d c dpc

31、abdefgdpcabdefgdp a b c d e f gGNDGNDdp邏輯圖邏輯圖4 4個輸入端個輸入端3 3個控制端個控制端7 7個輸出端個輸出端內(nèi)部電路（內(nèi)部電路（4747、4848電路相同，僅輸出有效電平不同）電路相同，僅輸出有效電平不同）集成顯示譯碼驅(qū)動器集成顯示譯碼驅(qū)動器7447(7447(共陽極共陽極) )、7448(7448(共陰極共陰極) )集成電路顯示譯碼器集成電路顯示譯碼器74487448功能表功能表十進制或功能輸 入BI/RBO輸出字形LTRBIDCBAabcdefg0HHLLLLHH H HHHHL1HLLLHHL H HLLLL2HLLHLHH H LHHLH

32、3HLLHHHH H HHLLH15HHHHHHL L LLLLL消 隱脈沖消隱燈 測 試 LL L LLLLLHLLLLLLL L LLLLLL HH H HHHHH4.24.2常用組合邏輯電路的介紹常用組合邏輯電路的介紹邏輯圖邏輯圖4 4個輸入端個輸入端3 3個控制端個控制端7 7個輸出端個輸出端內(nèi)部電路（內(nèi)部電路（4747、4848電路相同，僅輸出有效電平不同）電路相同，僅輸出有效電平不同）集成顯示譯碼驅(qū)動器集成顯示譯碼驅(qū)動器7447(7447(共陽極共陽極) )、7448(7448(共陰極共陰極) )七段顯示譯碼器七段顯示譯碼器邏輯符號邏輯符號七段顯示譯碼器七段顯示譯碼器邏輯符號邏輯符

33、號LT為燈測試輸入；為燈測試輸入；RBI為滅零輸入；為滅零輸入；BI/RBO為雙重功能端為雙重功能端口，口， BI為消隱輸入，為消隱輸入， RBO為滅零輸出。為滅零輸出。十進制或功能輸 入BI/RBO輸出字形LTRBIDCBAabcdefg0HHLLLLHH H HHHHL1HLLLHHL H HLLLL2HLLHLHH H LHHLH3HLLHHHH H HHLLH15HHHHHHL L LLLLL消 隱脈沖消隱燈 測 試 LL L LLLLLHLLLLLLL L LLLLLL HH H HHHHHLT：試燈信號輸入。當：試燈信號輸入。當BI= 1（無效）時，（無效）時，LT=0且且不論不論

34、DA狀態(tài)如何，狀態(tài)如何，ag七段全亮。七段全亮。十進制或功能輸 入BI/RBO輸出字形LTRBIDCBAabcdefg0HHLLLLHH H HHHHL1HLLLHHL H HLLLL2HLLHLHH H LHHLH3HLLHHHH H HHLLH15HHHHHHL L LLLLL消 隱脈沖消隱燈 測 試 LL L LLLLLHLLLLLLL L LLLLLL HH H HHHHHLTRBI：滅零輸入信號（不顯示，其它數(shù)碼正常顯示）。：滅零輸入信號（不顯示，其它數(shù)碼正常顯示）。RBI=0=0（=）時，不顯示數(shù)碼）時，不顯示數(shù)碼0。十進制或功能輸 入BI/RBO輸出字形LTRBIDCBAabcd

35、efg0HHLLLLHH H HHHHL1HLLLHHL H HLLLL2HLLHLHH H LHHLH3HLLHHHH H HHLLH15HHHHHHL L LLLLL消 隱脈沖消隱燈 測 試 LL L LLLLLHLLLLLLL L LLLLLL HH H HHHHH（）熄滅信號輸入。低電平時，輸出（）熄滅信號輸入。低電平時，輸出ag均為高電平（全滅）；均為高電平（全滅）；（）滅零輸出信號。（）滅零輸出信號。RBI=0=0時，時，RBO=0=0RBO/BI熄滅信號輸入熄滅信號輸入/滅零輸出信號滅零輸出信號中規(guī)模集成中規(guī)模集成顯示顯示譯碼器譯碼器 顯示譯碼電路是最常用的功能器件，有許多中規(guī)模

36、集成顯示譯碼電路是最常用的功能器件，有許多中規(guī)模集成器件。器件。例如：例如：CT5448/CT7448、CT54LS48/CT74LS48、 CT5449/CT7449、CT54LS49/CT74LS49、CT54246/CT74246、 CT54247/CT74247、 CT54LS247/CT74LS247、 CT54248/CT74248、 CT54LS248/CT74LS248、CT54249/CT74249、 CT54LS249/CT74LS249、以及、以及CC4513、CC4547、CC4055等等4.2.44.2.4數(shù)值比較器數(shù)值比較器1 1 數(shù)值比較器的邏輯功能數(shù)值比較器的邏

37、輯功能輸 入輸 出ABFABFABIABFA B3HLLA3 B2HLLA3 = B3A2 B1HLLA3 = B3A2 = B2A1 B0HLLA3 = B3A2 = B2A1 = B1A0 BFA=BFA = = n 函數(shù)變量數(shù)函數(shù)變量數(shù)m m 當輸入變量較少時當輸入變量較少時, ,只需將數(shù)選器的高位地址只需將數(shù)選器的高位地址端接地及相應(yīng)的數(shù)據(jù)輸入端接地。端接地及相應(yīng)的數(shù)據(jù)輸入端接地。對比結(jié)果對比結(jié)果: :4.4 4.4 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計3. 3. 地址輸入端數(shù)地址輸入端數(shù)n n 函數(shù)變量數(shù)函數(shù)變量數(shù)m m n n 個數(shù)據(jù)輸入數(shù)，個數(shù)據(jù)輸入數(shù)，m m 個最小項。個最小項

38、。 即函數(shù)的最小項數(shù)多于數(shù)據(jù)輸入端數(shù)時即函數(shù)的最小項數(shù)多于數(shù)據(jù)輸入端數(shù)時, ,通過通過擴展擴展: :將將 選選1 1數(shù)選器擴展成數(shù)選器擴展成 選選1 1數(shù)選器數(shù)選器. .降維降維: :將將m m變量的函數(shù)轉(zhuǎn)換成為變量的函數(shù)轉(zhuǎn)換成為n n變量的函數(shù)。變量的函數(shù)。n2m2n2m2對比結(jié)果對比結(jié)果: :4.4 4.4 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計例例4. 4. 用八選一選擇器實現(xiàn)四變量函數(shù)用八選一選擇器實現(xiàn)四變量函數(shù),14)9,11,12,13m(1,5,6,7,D)C,B,F(A,擴展法擴展法: :卡諾圖的維數(shù)卡諾圖的維數(shù) 卡諾圖的變量數(shù)?？ㄖZ圖的變量數(shù)。xGFx降維卡諾圖降維卡諾圖 某些

39、變量作為卡諾圖內(nèi)的值。某些變量作為卡諾圖內(nèi)的值。記圖變量記圖變量 作為降維卡諾圖中小方格中值的變量。作為降維卡諾圖中小方格中值的變量。降維圖的作法：降維圖的作法：若記圖變量為若記圖變量為x x，對于原卡諾圖中，對于原卡諾圖中， 當當x = 0 x = 0時，原圖單元值為時，原圖單元值為F F； 當當x =1 x =1 時，原圖單元值為時，原圖單元值為G G， 則在新的降維圖中對應(yīng)的單元中填入子函數(shù)則在新的降維圖中對應(yīng)的單元中填入子函數(shù)要求熟練掌握要求熟練掌握降維法降維法: :4.4 4.4 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計xGFx AB 00 01 11 10 CD 00 01 11 10

40、0111000100001011 AB 00 01 11 10 C 0101D100D000 DD000 DDDDD10DDD10000 DD111 DD111 DDDDD01D4變變量量卡卡諾諾圖圖3變變量量降降維維卡卡諾諾圖圖CC+D 0 2變量降維卡諾圖變量降維卡諾圖A B 01 1 0000 CCCCC10DCCDC1DCDCDCDC降維法：4.4 4.4 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計例例5 5：用：用8 8選選1 1數(shù)據(jù)選擇器實現(xiàn)數(shù)據(jù)選擇器實現(xiàn)），（），（1413121197651mFDCBA解：解：作出作出F F的卡諾圖及的卡諾圖及3 3變量降維卡諾圖變量降維卡諾圖： AB

41、 00 01 11 10 CD 00 01 11 101101101100011010 AB 00 01 11 10 C 01D110DDDDD10DDD10111 DDDDD10000 DD111 DDDDD10DDD01D4變變量量卡卡諾諾圖圖3 3變變量量降降維維卡卡諾諾圖圖 D4.4 4.4 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計例例6 6：用：用8 8選選1 1數(shù)據(jù)選擇器實現(xiàn)數(shù)據(jù)選擇器實現(xiàn)）（），（31,26,23,22,21,20,14,13,12,11, 9 , 3 , 1 , 0, mFEDCBA 一個一個n n變量的完全譯碼器的輸出包含了變量的完全譯碼器的輸出包含了n n變量函

42、數(shù)的全變量函數(shù)的全部最小項。當譯碼器的使能端有效時，每個輸出（低電平部最小項。當譯碼器的使能端有效時，每個輸出（低電平有效）有效）對應(yīng)相應(yīng)的最小項的非，即對應(yīng)相應(yīng)的最小項的非，即iimY 因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以門電路，便可以實現(xiàn)邏輯函數(shù)。并在輸出端輔以門電路，便可以實現(xiàn)邏輯函數(shù)。（二）中規(guī)模組合邏輯電路設(shè)計（二）中規(guī)模組合邏輯電路設(shè)計譯碼器譯碼器例例6 6 利用利用3 3線線8 8線譯碼器設(shè)計一個多輸出的組合邏輯電路。線譯碼器設(shè)計一個多輸出的組合邏輯電路。 輸出的邏輯函數(shù)式為：輸出的邏輯函數(shù)式為： CBAC

43、AZ 2ABCBAZ 1BAZ 3解：寫出函數(shù)的最小項之和形式解：寫出函數(shù)的最小項之和形式7601mmmABCCABCBAZ 54323mmmmCBACBABCACBABABAZ 4312mmmCBACAZ 4.4 4.4 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計化為與非與非式化為與非與非式543254323mmmmmmmm Z4314312mmmmmm Z7607601mmmmmm Z畫邏輯電路畫邏輯電路 例例7 7 用譯碼器設(shè)計兩個用譯碼器設(shè)計兩個1 1位二進制數(shù)的全加功能。位二進制數(shù)的全加功能。解：由全加器真值表可得解：由全加器真值表可得 74217421mmmmmmmmABCCBACBAC

44、BAS 765376531mmmmmmmmABCCABCBABCACi 由由3-83-8譯碼器實現(xiàn)全加功能的電路譯碼器實現(xiàn)全加功能的電路, ,如圖所示如圖所示: : 用用3-83-8譯碼器組成全加器譯碼器組成全加器4.4 4.4 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計（三）全加器的應(yīng)用（三）全加器的應(yīng)用 B1 B0 B3 B2 A1 A0 A3 A2 S3 74283 S2 S1 S0 C1 CO 0 8421碼輸入碼輸入余余3碼輸出碼輸出1 10 0例例8 8 用用74LS28374LS283構(gòu)成構(gòu)成8421BCD8421BCD碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3 3碼的碼制轉(zhuǎn)換電路碼的碼制轉(zhuǎn)換電路8421

45、8421碼碼余余3 3碼碼000000010010001101000101+0011+0011+0011CO4.4 4.4 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計例例9 9 用全加器實現(xiàn)兩個用全加器實現(xiàn)兩個1 1位位8421BCD8421BCD碼十進制加法運算。碼十進制加法運算。CBACF 當當A=B=1A=B=1時，時，F(xiàn)=1F=1一、競爭與冒險一、競爭與冒險4.54.5組合邏輯電路中的競爭與冒險組合邏輯電路中的競爭與冒險競爭：競爭：冒險：冒險：在組合電路中，信號經(jīng)由不同的途徑達到某一會在組合電路中，信號經(jīng)由不同的途徑達到某一會合點的時間有先有后。合點的時間有先有后。由于競爭而引起電路輸出發(fā)生

46、瞬間錯誤現(xiàn)象。表現(xiàn)由于競爭而引起電路輸出發(fā)生瞬間錯誤現(xiàn)象。表現(xiàn)為輸出端出現(xiàn)了原設(shè)計中沒有的窄脈沖，常稱其為為輸出端出現(xiàn)了原設(shè)計中沒有的窄脈沖，常稱其為毛刺毛刺。競爭與冒險的關(guān)系：競爭與冒險的關(guān)系：有競爭不一定產(chǎn)生冒險；有競爭不一定產(chǎn)生冒險；有冒險就一定有競爭。有冒險就一定有競爭。4.54.5組合邏輯電路中的競爭與冒險組合邏輯電路中的競爭與冒險二、競爭與冒險的判斷二、競爭與冒險的判斷代數(shù)法代數(shù)法當函數(shù)表達式可以化成：當函數(shù)表達式可以化成：AAF AAF 即含有互補變量，即含有互補變量，A A變量變化可能引起冒險。變量變化可能引起冒險。卡諾圖法卡諾圖法A ABCBC0 01 10000010111111010 0 00 00 0 0 0CBACF 1 1 1 1 1 11 1如函數(shù)卡諾圖上為簡化如函數(shù)卡諾圖上為簡化作的圈相切，且相切處作的圈相切，且相切處又無其他圈包含，則可又無其他圈包含，則可能有冒險現(xiàn)象。能有冒險現(xiàn)象。當當A=B=1A=B=1時，時，CCF 4.54.5組合邏輯電路中的競爭