電工電子學(xué)_12邏輯門和組合邏輯電路

1、電工電子學(xué)1 數(shù)字電路又稱為邏輯電路。數(shù)字電路的基本單元是邏輯門電路，分析工具是邏輯代數(shù)，在功能上著重強(qiáng)調(diào)電路輸入與輸出間的因果關(guān)系。 最基本的邏輯門電路有 與門、或門和非門。在實(shí)際使用中，常用的是具有復(fù)合邏輯功能的門電路，如與非門、或非門、與或非門、異或門等電路。邏輯門電路可以用分立元件組成，也可以是集成門電路。212.1 邏輯門電路 所謂門就是一種開關(guān)，它能按照一定的條件去控制信號(hào)的通過(guò)或不通過(guò)。門電路的輸入和輸出之間存在一定的邏輯關(guān)系（因果關(guān)系），所以門電路又稱為邏輯門電路。邏輯電路中用到的基本邏輯關(guān)系有與邏輯、或邏輯和非邏輯，相應(yīng)的邏輯門為與門、或門和非門。門電路內(nèi)部由二極管、晶體管或

2、場(chǎng)效應(yīng)管等半導(dǎo)體元件構(gòu)成，利用半導(dǎo)體元件的開關(guān)特性（導(dǎo)通或截止）實(shí)現(xiàn)開關(guān)作用。3 12.1.1 基本邏輯門電路 1與門電路實(shí)現(xiàn)與邏輯關(guān)系的電路稱為與門電路，簡(jiǎn)稱與門。 圖12.1.1（a）所示為二極管與門電路，A、B是它的兩個(gè)輸入端，F(xiàn)是輸出端。對(duì)于圖12-1所示電路，高電平，用“1”表示，低電平，用“0”表示。4 當(dāng)輸入端A、B全為高電平 “1” 時(shí)，即兩個(gè)輸入端都在+5V左右，兩個(gè)二極管均截止，輸出端F電位與Ucc相同。因此，輸出端F也是“1”。 當(dāng)輸入端有一個(gè)為“0”時(shí)，如輸入端A是低電平0V，則二極管DA因正向偏置而導(dǎo)通，輸出端F的電平近似等于輸入端A的電平，即F為“0”。這時(shí)二極管D

3、B因承受反向電壓而截止。 當(dāng)輸入端A、B都是低電平“0”時(shí)，即兩個(gè)輸入端都在0V左右，DA、DB均導(dǎo)通，所以輸出端F為低電平，即F為“0”。5電路的每一個(gè)輸入端都有“1”和“0”兩種狀態(tài)，共有四種組合，可用表12.1.1完整地列出四種輸入、輸出邏輯狀態(tài)。表12.1.1為與門真值表，也稱為與門邏輯功能狀態(tài)表。由輸入和輸出高、低電平構(gòu)成的圖形稱為波形圖，與門的波形圖如圖12.1.2所示。62或門電路 圖12.1.4（a）所示為二極管組成的或門電路，圖中A、B是輸入端，F(xiàn)是輸出端。 A、B兩個(gè)輸入端中只要有一個(gè)為“1”，其輸出F就為“1”。例如，A端為高電平“1”，而B端為低電平“0”時(shí)，則二極管D

4、A因承受較高的正向電壓而導(dǎo)通，F(xiàn)端的電位為UA，此時(shí)DB承受反向電壓而截止。所以輸出端F為高電平“1”。7表12.1.2為或門真值表?；蜷T的波形圖如圖12.1.5所示。83非門電路由三極管可以組成非門電路，其電路組成和邏輯符號(hào)如圖12.1.6所示。圖中A為輸入端，F(xiàn)為輸出端。 9表12.1.3為非門真值表。或門的波形圖如圖12.1.7所示。10 12.1.2 復(fù)合門由與門、或門和非門可以組合成其他邏輯門，以豐富邏輯功能。這樣組成的邏輯門叫復(fù)合門。復(fù)合門的邏輯功能可根據(jù)基本門的邏輯功能推導(dǎo)得出，常用的復(fù)合門有與非門、或非門、異或門、同或門、與或非門等。 1與非門將一個(gè)與門和一個(gè)非門按圖12.1.

5、10（a）連接，就構(gòu)成了一個(gè)與非門。與非門有多個(gè)輸入端，一個(gè)輸出端。二端輸入與非門的邏輯符號(hào)如圖12.1.10（b）所示。與非門的邏輯表達(dá)式為BAF11 2或非門將或門和非門按圖12.1.11（a）連接，就構(gòu)成了一個(gè)或非門。或非門有多個(gè)輸入端，一個(gè)輸出端。二端輸入或非門的邏輯符號(hào)如圖12.1.11（b）所示。或非門的邏輯表達(dá)式為BAF12 3與或非門將與門、或門和非門按圖12.1.12（a）連接，就構(gòu)成了一個(gè)與或非門。與或非門的邏輯符號(hào)如圖12.1.12（b）所示。與或非門的邏輯表達(dá)式為CDABF13 三態(tài)與非門輸出端除了出現(xiàn)高電平和低電平外，還可以出現(xiàn)高阻狀態(tài)，即有 1態(tài)、0態(tài)和高阻 （即開

6、路）三種狀態(tài)，所以稱為三態(tài)門。三態(tài)輸出與非門邏輯符號(hào)和邏輯功能見表12.1.8。 三態(tài)與非門增加了一個(gè)控制端EN，又稱使能端。表12.1.8中，上圖的三態(tài)與非門在控制端 E=0時(shí)，電路輸出高阻狀態(tài)，當(dāng)控制端信號(hào)E=1時(shí)，電路為與非門功能，故稱控制端為高電平有效。表12.1.8下圖的三態(tài)與非門卻相反，其控制端是低電平有效，即E=0時(shí)，電路為與非門功能，E=1時(shí)，電路輸出為高阻狀態(tài)。在邏輯符號(hào)中，用控制端EN加小圓圈表示低電平有效，不加小圓圈則表示高電平有效。三態(tài)與非門在信號(hào)傳輸、計(jì)算機(jī)等數(shù)字系統(tǒng)中是一種重要的接口電路。1415 12.1.3 集成邏輯門 各種門電路都有集成電路產(chǎn)品，目前應(yīng)用較多的

7、是TTL型和 CMOS型，這是根據(jù)集成門電路內(nèi)部組成命名的，由晶體三極管構(gòu)成的集成門稱為 TTL型，而由場(chǎng)效應(yīng)管構(gòu)成的集成門稱為 CMOS型。 在TTL門電路中，集成與非門是常用的門電路。一塊集成電路可以封裝幾個(gè)與非門電路，各個(gè)門的輸入和輸出端分別通過(guò)引線端子（引腳）與外部電路相連。不同型號(hào)的集成與非門電路，其輸入端個(gè)數(shù)不同。圖12.1.14是二輸入四與非門74LS00的引腳排列圖，圖12.1.15是四輸入雙與非門74LS20的引腳排列圖。NC為空端，UCC為電源端，GND為接地端。 161712.2 組合邏輯電路的分析和設(shè)計(jì) 由若干個(gè)基本門電路組合而成的邏輯電路叫組合邏輯電路。組合邏輯電路在

8、任何時(shí)刻的穩(wěn)定輸出只決定于同一時(shí)刻各輸入變量的取值，與電路該時(shí)刻以前的狀態(tài)無(wú)關(guān)。組合邏輯電路可以有多個(gè)輸入、多個(gè)輸出，如圖12.2.1所示。18圖中a1，a2，an表示輸入變量，y1，y2，ym表示輸出變量。輸出與輸入的邏輯關(guān)系可以用一組邏輯函數(shù)表示為 (12.2.1)也可以用向量函數(shù)的形式寫成Y=F（A） (12.2.2)a ,a ,a(fy)a ,a ,a(fy)a ,a ,a(fynmmnn212122211119 12.2.1組合邏輯電路的分析 組合邏輯電路的分析就是在已知電路結(jié)構(gòu)的前提下，研究其輸出與輸入之間的邏輯關(guān)系，確定其邏輯功能。組合邏輯電路的分析一般按以下步驟進(jìn)行。 （1）根

9、據(jù)已知邏輯電路圖，寫出每個(gè)邏輯門輸出端的邏輯關(guān)系式，由輸入級(jí)向后逐級(jí)遞推，最后推出電路輸出端的邏輯函數(shù)表達(dá)式。 （2）用邏輯代數(shù)和邏輯函數(shù)化簡(jiǎn)等基本知識(shí)，對(duì)所得邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)和變換。 （3）根據(jù)簡(jiǎn)化的邏輯函數(shù)表達(dá)式列出相應(yīng)的真值表。 （4）依據(jù)真值表和邏輯函數(shù)表達(dá)式對(duì)邏輯電路進(jìn)行分析，確定邏輯電路的功能。20 12.2.2組合邏輯電路的設(shè)計(jì) 組合邏輯電路的設(shè)計(jì)就是根據(jù)某一具體邏輯問(wèn)題或某一邏輯功能要求，得到實(shí)現(xiàn)該邏輯問(wèn)題或邏輯功能的邏輯電路。組合邏輯電路的設(shè)計(jì)一般按以下步驟進(jìn)行。（1）根據(jù)實(shí)際邏輯問(wèn)題的敘述，分析事件的因果關(guān)系，確定輸入變量和輸出變量，定義邏輯狀態(tài)的含義。以0、1兩種狀

10、態(tài)分別代表輸入量和輸出量的兩種不同狀態(tài)，這項(xiàng)工作叫做邏輯狀態(tài)賦值。賦值后即可根據(jù)給定的因果關(guān)系列出邏輯真值表。（2）由真值表寫出相關(guān)的邏輯函數(shù)表達(dá)式。 （3）根據(jù)選定的器件類型將邏輯函數(shù)進(jìn)行化簡(jiǎn)和變換，寫出與使用的邏輯門相對(duì)應(yīng)的最簡(jiǎn)邏輯函數(shù)表達(dá)式。（4）按化簡(jiǎn)和變換后的邏輯函數(shù)表達(dá)式繪制邏輯電路圖。21本節(jié)將介紹加法器、編碼器、譯碼器、數(shù)據(jù)分配器、數(shù)據(jù)選擇器、數(shù)據(jù)比較器等常用的中規(guī)模集組合邏輯模塊。 12.3.1 加法器在數(shù)字系統(tǒng)，尤其是在計(jì)算機(jī)的數(shù)字系統(tǒng)中，二進(jìn)制加法運(yùn)算是基本的運(yùn)算，二進(jìn)制加法器則是基本的運(yùn)算單元。能實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的邏輯電路稱為二進(jìn)制加法器。最基本的加法器是一位加法器，

11、一位加法器按功能不同又分為半加器和全加器。221半加器兩個(gè)一位的二進(jìn)制數(shù)進(jìn)行相加運(yùn)算，若不考慮自低位的進(jìn)位時(shí)稱為半加運(yùn)算，實(shí)現(xiàn)半加運(yùn)算的邏輯電路叫半加器。半加器能對(duì)兩個(gè)一位二進(jìn)制數(shù)相加而求得和及進(jìn)位。按二進(jìn)制加法的運(yùn)算規(guī)則，可以列出如表12.3.1所示的半加器真值表。其中Ai、Bi是兩個(gè)加數(shù)，Si是相加的和，Ci是向高位的進(jìn)位。23 半加器是由一個(gè)“異或”門和一個(gè)“與”門組成。邏輯圖和邏輯符號(hào)如圖12.3.1所示。（a）半加器的邏輯圖 （b）半加器的邏輯符號(hào) 圖12.3.1 半加器的邏輯圖和邏輯符號(hào)24 Si Ci Ai Bi Ai Bi =1 & Si Ci CO 2全加器 所謂“全

12、加”是指將本位的加數(shù)、被加數(shù)以及來(lái)自低位的進(jìn)位3個(gè)數(shù)相加。實(shí)現(xiàn)這種運(yùn)算的電路稱為全加器。全加器能對(duì)兩個(gè)一位二進(jìn)制數(shù)相加并考慮低位來(lái)的進(jìn)位，求得和及進(jìn)位。全加器的真值表如表12.3.2所示。其中Ai、Bi是兩個(gè)加數(shù)，Ci-1是低位送來(lái)的進(jìn)位，Si是相加的和，Ci是向高位的進(jìn)位。25全加器邏輯圖和邏輯符號(hào)如圖12.3.2所示。（a）全加器的邏輯圖 （b）全加器的邏輯符號(hào) 圖12.3.2 全加器的邏輯圖和邏輯符號(hào)26 Si Ci Ai Bi Ci-1 Si Ci =1 & & Ai Bi Ci-1 CI CO & =1 3中規(guī)模集成加法器 全加器可以做成集成芯片，例如74LS

13、83、74LS283等。74LS83是一個(gè)4位全加器，該器件中各進(jìn)位不是由前級(jí)全加器的進(jìn)位輸出提供的，而是同時(shí)形成的，這類4位全加器又被稱為快速進(jìn)位（先行進(jìn)位或超前進(jìn)位）全加器。74LS83芯片引腳排列如圖12.3.4所示，邏輯符號(hào)如圖12.3.5所示。圖中A3 A2 A1 A0 和B3 B2 B1 B0分別接4位二進(jìn)制被加數(shù)和加數(shù)， S3、S2、S1、S0是各位的本位和，C3是最高位的進(jìn)位。不片接時(shí)，74LS83的C0端應(yīng)接低電平。27 12.3.2 編碼器在數(shù)字系統(tǒng)中，常常需要將某一信息變換為特定二進(jìn)制代碼以便系統(tǒng)識(shí)別。把二進(jìn)制代碼按一定的規(guī)律編排，使之具有特定的含義稱為編碼。實(shí)現(xiàn)編碼功能

14、的組合邏輯電路稱為編碼器。 1二進(jìn)制編碼器二進(jìn)制編碼器是將被編碼信息編成二進(jìn)制代碼的電路。n位二進(jìn)制代碼有2n個(gè)代碼組合，最多可以對(duì)2n個(gè)信息進(jìn)行編碼。2二-十進(jìn)制編碼器將十進(jìn)制的十個(gè)數(shù)碼09編成二進(jìn)制代碼，稱為二-十進(jìn)制編碼，這種二-十進(jìn)制代碼簡(jiǎn)稱 BCD碼。實(shí)現(xiàn)二-十進(jìn)制編碼的邏輯電路稱為二-十進(jìn)制編碼器。283集成優(yōu)先編碼器 在計(jì)算機(jī)系統(tǒng)中有許多輸入設(shè)備，可能出現(xiàn)幾臺(tái)設(shè)備同時(shí)發(fā)出服務(wù)請(qǐng)求，這就必須按預(yù)先規(guī)定好的順序允許其中的一個(gè)進(jìn)行操作，即執(zhí)行操作存在優(yōu)先級(jí)別。優(yōu)先編碼器可以在多個(gè)信息同時(shí)輸入時(shí)，識(shí)別信號(hào)的優(yōu)先級(jí)別并對(duì)其進(jìn)行編碼。 集成編碼器的種類繁多，如TTL優(yōu)先編碼器74LS147，

15、74LS148以及CMOS優(yōu)先編碼器74HC147，74HC148等。 2912.3.3 譯碼器 譯碼是編碼的逆過(guò)程，是將具有特定含義的二進(jìn)制代碼“翻譯”成相應(yīng)的狀態(tài)或信息。能實(shí)現(xiàn)譯碼功能的電路稱為譯碼器。譯碼器的邏輯功能與編碼器相反。常用的譯碼器電路有通用譯碼器和數(shù)字顯示譯碼器兩類。 1二進(jìn)制譯碼器二進(jìn)制譯碼器的輸入是n位二進(jìn)制代碼，對(duì)應(yīng)有2n 種代碼組合，每組輸入代碼對(duì)應(yīng)一個(gè)輸出端，所以n位二進(jìn)制譯碼器有2n 個(gè)輸出端。n位二進(jìn)制譯碼器需要n根輸入線，2n根輸出線。因此，二進(jìn)制譯碼器可分為2線-4線譯碼器、3線-8線譯碼器、4線-16線譯碼器等，它們的工作原理則是相同的，都有集成電路產(chǎn)品，

16、如74LS138，74LS139，74LS154等，使用時(shí)可查找有關(guān)手冊(cè)。302二-十進(jìn)制顯示譯碼器 在數(shù)字系統(tǒng)中，常常需要將數(shù)字量以十進(jìn)制數(shù)碼直觀地顯示出來(lái)，這就需要數(shù)碼顯示電路。數(shù)碼顯示電路通常由顯示譯碼器和數(shù)字顯示器兩部分組成，顯示譯碼器把二-十進(jìn)制代碼通過(guò)變換成輸出信號(hào)再去驅(qū)動(dòng)數(shù)碼顯示器。下面分別對(duì)數(shù)碼顯示器和顯示譯碼器的電路結(jié)構(gòu)和工作原理加以簡(jiǎn)單介紹。31（1）七段數(shù)字顯示器 七段數(shù)字顯示器是目前廣泛使用的一種數(shù)碼顯示器件，常稱為七段數(shù)碼管。這種數(shù)字顯示器由七段可發(fā)光的字段組合而成。常用的七段數(shù)字顯示器有半導(dǎo)體數(shù)碼顯示器（LED）和液晶顯示器（LCD）等。 七段LED數(shù)碼顯示器是將要

17、顯示的十進(jìn)制數(shù)碼分成七段，每段為一個(gè)發(fā)光二極管，利用不同發(fā)光段的組合來(lái)顯示不同的數(shù)字，有共陰極和共陽(yáng)極兩種接法，如圖12.3.13所示。發(fā)光二極管ag用于顯示十進(jìn)制的十個(gè)數(shù)字09，h用于顯示小數(shù)點(diǎn)。對(duì)于共陰極的顯示器，某一段輸入端接高電平時(shí)發(fā)光；對(duì)于共陽(yáng)極的顯示器，某一段輸入端接低電平時(shí)發(fā)光。3233（2）顯示譯碼器顯示器需譯碼/驅(qū)動(dòng)器配合才能完成其顯示功能。顯示譯碼器就是用于驅(qū)動(dòng)數(shù)碼管顯示數(shù)字或字符的組合邏輯組件。供LED顯示器用的顯示譯碼器有多種型號(hào)。與共陽(yáng)極數(shù)碼管對(duì)應(yīng)的七段譯碼器輸出有效電平為低電平，如7447、74LS47和74LS247等；與共陰極數(shù)碼管對(duì)應(yīng)的七段譯碼器輸出有效電平為

18、高電平，如7448、74LS48和74LS248等。3412.3.3 數(shù)據(jù)選擇器與數(shù)據(jù)分配器 在數(shù)字系統(tǒng)和計(jì)算機(jī)中，為了減少傳輸線，常采用總線技術(shù)，即在同一條線上對(duì)多路數(shù)據(jù)進(jìn)行接收或傳送。數(shù)據(jù)選擇器和數(shù)據(jù)分配器就是實(shí)現(xiàn)這種功能的邏輯電路，它們是數(shù)字電路中的多路開關(guān)。 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器的功能是從多路輸入數(shù)據(jù)中選擇一路輸出，所以數(shù)據(jù)選擇器又叫多路選擇器。據(jù)此，有2選1、4選1、8選1、16選1等不同的數(shù)據(jù)選擇器。35 集成數(shù)據(jù)選擇器的規(guī)格品種較多，例如四2選1數(shù)據(jù)選擇器74LS157、雙4選1數(shù)據(jù)選擇器74LS153、8選1數(shù)據(jù)選擇器74LS151等。 圖12.3.17和圖12.3.18分別為8選1集成數(shù)據(jù)選擇器74LS151的引腳排列圖和邏輯符號(hào)。它有8個(gè)數(shù)據(jù)輸入端