FPGA課設(shè)DAC0832接口電路程序設(shè)計(jì)

1、武漢理工大學(xué)DAC0832接口電路程序設(shè)計(jì) DAC0832接口電路程序設(shè)計(jì) 摘要 根據(jù)DAC0832 輸出控制時(shí)序，利用接口電路圖，通過改變輸出數(shù)據(jù)設(shè)計(jì)一個(gè)鋸齒波發(fā)生器。分析了TI公司的DA芯片DAC0832的工作原理，利用VHDL硬件描述語言中狀態(tài)機(jī)的設(shè)計(jì)方法設(shè)計(jì)實(shí)現(xiàn)了DA芯片DAC0832與FPGA的接口電路，對(duì)FPGA的系統(tǒng)時(shí)鐘進(jìn)行分頻處理得到的頻率為762.9Hz的鋸齒波。在Quartus II中完成時(shí)序仿真實(shí)踐證明設(shè)計(jì)的電路能夠穩(wěn)定、可靠的工作。關(guān)鍵詞：接口電路；DAC0832；EDA；VHDL；FPGA AbstractAccording to the DAC0832 output

2、 sequence control, using the interface diagram, by changing the output data to design a sawtooth wave generator.Analyzed the working principle of DA DAC0832 chip of TI company, using VHDL hardware description language design method of state machine design has realized the DA DAC0832 and FPGA chip in

3、terface circuit, system clock frequency division processing on FPGA sawtooth wave frequency is 762.9 Hz.In the Quartus II complete timing simulation proved designed circuit can work stable and reliable.Key words: interface circuit；DAC0832；EDA；VHDL；FPGA 目錄1. 前言.12.EDA概述.12.1 硬件描述語言.22.1.1 Verilog-HDL

4、.22.1.2 VHDL.32.2 可編程邏輯器件.42.3 EDA 軟件.63.DAC0832接口電路設(shè)計(jì)原理.63.1 DAC0832 接口電路設(shè)計(jì).63.2 DAC0832 接口電路程序設(shè)計(jì).74.軟件設(shè)計(jì)與仿真.84.1 VHDL 程序設(shè)計(jì).85. 軟件仿真.105.1 編輯和輸入設(shè)計(jì)文件.105.2 創(chuàng)建工程.115.3 全程綜合與編譯.125.4 仿真測試.126. 課設(shè)總結(jié).13參考文獻(xiàn).151. 前言數(shù)模轉(zhuǎn)換器（即DAC）是數(shù)字世界和模擬世界之間的橋梁。人類生活在模擬世界中，雖然數(shù)字器件及設(shè)備的比重日益增強(qiáng)，但是DAC的發(fā)展仍是必不可少的。DAC現(xiàn)已廣泛用于多種領(lǐng)域，從航空航天

5、、國防軍事到民用通信、多媒體、數(shù)字信號(hào)處理，都涉及到DAC的應(yīng)用。FPGA是目前廣泛采用的一種可編程器件。隨著微電子技術(shù)的發(fā)展?，F(xiàn)場可編程門陣列（FPGA）得到了飛速的發(fā)展。FPGA的時(shí)鐘延遲可達(dá)到納秒級(jí)，結(jié)合其并行工作的方式，在超高速、實(shí)時(shí)測控方面有非常廣闊的應(yīng)用前景，具有工作速度快、集成度高和現(xiàn)場可編程的優(yōu)點(diǎn)。2.EDA 概述20 世紀(jì)90 年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極

6、大的靈活性。這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA 技術(shù)的迅速發(fā)展。EDA 是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20 世紀(jì)90 年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA 軟件平臺(tái)上，用硬件描述語言HDL 完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、

7、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可靠性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度1。2.1 硬件描述語言硬件描述語言(HDL)2是各種描述方法中最能體現(xiàn)EDA 優(yōu)越性的描述方法。所謂硬件描述語言，實(shí)際就是一個(gè)描述工具，其描述的對(duì)象就是待設(shè)計(jì)電路系統(tǒng)的邏輯功能，實(shí)現(xiàn)該功能的算法，選用的電路結(jié)構(gòu)以及其他各種約束條件等。通常要求HDL 既能描述系統(tǒng)的行為，又能描述系統(tǒng)的結(jié)構(gòu)。HDL 的使用與普通的高級(jí)語言相似，編制的HDL 程序也需要首先經(jīng)過編譯器進(jìn)行語法，語義的檢查，并轉(zhuǎn)換為某種中間數(shù)據(jù)格式。但與其他高級(jí)語言相區(qū)別的是，用硬

8、件描述語言編制程序的最終目的是要生成實(shí)際的硬件，因此HDL中有與硬件實(shí)際情況相對(duì)應(yīng)的并行處理語句。此外，用HDL 制程序時(shí)，還需注意硬件資源的消耗問題(如門，觸發(fā)器，連線等的數(shù)目)，有的HDL 程序雖然語法，語義上完全正確，但并不能生成與之相對(duì)應(yīng)的實(shí)際硬件，其原因就是要實(shí)現(xiàn)這些程序所描述的邏輯功能，消耗的硬件資源將十分巨大。目前主要有以下兩種HDL 語言34。2.1.1 Verilog-HDLVerilog-HDL 語言是在1983 年由GDA(Gateway Design Automation)公司的首創(chuàng)的。主要用于數(shù)字系統(tǒng)的設(shè)計(jì)。設(shè)計(jì)者可以用它來進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯

9、系統(tǒng)的仿真驗(yàn)證，時(shí)序分析，邏輯綜合等。它是目前應(yīng)用最廣泛的硬件描述語言之一。其最大優(yōu)點(diǎn)是與工藝無關(guān)性，這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過多考慮門級(jí)電路及其工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需要利用系統(tǒng)設(shè)計(jì)時(shí)對(duì)芯片的要求，施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。實(shí)際上，這是利用EDA 工具，把邏輯驗(yàn)證與具體工具庫匹配，把布線及延時(shí)計(jì)算由計(jì)算機(jī)自動(dòng)完成，從而減輕了設(shè)計(jì)者的勞動(dòng)。Verilog-HDL 把數(shù)字系統(tǒng)當(dāng)作一組模塊來描述，每一個(gè)模塊具有模塊接口以及關(guān)于模塊內(nèi)容的描述，一個(gè)模塊代表一個(gè)邏輯單元，這些模塊用網(wǎng)絡(luò)相互連接，相互通信。由于Verilog-HDL 是標(biāo)準(zhǔn)化的，所以能把完成的設(shè)計(jì)移植到

10、不同廠家的不同芯片中去。又由于Verilog-HDL 設(shè)計(jì)的信號(hào)位數(shù)很容易改變，所以可以通過對(duì)信號(hào)位數(shù)的修改，來適應(yīng)不同的硬件規(guī)模，而且在仿真驗(yàn)證時(shí)，仿真測試用例可以用同一種描述語言來完成。2.1.2 VHDLVHDL 語言是美國國防部于20 世紀(jì)80 年代后期，出于軍事工業(yè)的需要開發(fā)的。1984年VHDL 被IEEE 確定為標(biāo)準(zhǔn)化的硬件描述語言。1993 年IEEE 對(duì)VHDL 進(jìn)行了修訂，增加了部分新的VHDL 命令與屬性，增強(qiáng)了對(duì)系統(tǒng)的描述能力，并公布了新版本的VHDL，即IEEE 標(biāo)準(zhǔn)的1076-1993 版本?，F(xiàn)在，VHDL 已經(jīng)成為系統(tǒng)描述的國際公認(rèn)標(biāo)準(zhǔn)，得到眾多EDA 公司的支持

11、，越來越多的硬件設(shè)計(jì)者使用VHDL 描述數(shù)字系統(tǒng)。VHDL 涵蓋面廣，抽象描述能力強(qiáng)，支持硬件的設(shè)計(jì)，驗(yàn)證，綜合與測試。VHDL 能在多個(gè)級(jí)別上對(duì)同一邏輯功能進(jìn)行描述，如可以在寄存器級(jí)別上對(duì)電路的組成結(jié)構(gòu)進(jìn)行描述，也可以在行為描述級(jí)別上對(duì)電路的功能與性能進(jìn)行描述。無論哪種級(jí)別的描述，都可以利用綜合工具將描述轉(zhuǎn)化為具體的硬件結(jié)構(gòu)。VHDL 的基本結(jié)構(gòu)包含有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體，而完整的VHDL 結(jié)構(gòu)還包括配置，程序包與庫。各種硬件描述語言中，VHDL 的抽象描述能力最強(qiáng)，因此運(yùn)用VHDL 進(jìn)行復(fù)雜電路設(shè)計(jì)時(shí)，往往采用自頂向下結(jié)構(gòu)化的設(shè)計(jì)方法。比較而言，VHDL 語言是一種高級(jí)描述語言， 適用于電

12、路高級(jí)建模， 綜合的效率和效果較好。Verilog-HDL 語言是一種低級(jí)的描述語言，適用于描述門級(jí)電路，容易控制電路資源，但其對(duì)系統(tǒng)的描述能力不如VHDL 語言。2.2 可編程邏輯器件可編程邏輯器件(簡稱PLD)5是一種由用戶編程來實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。它不僅速度快，集成度高，能夠完成用戶定義的邏輯功能外，還可以加密和重新定義編程，其允許編程次數(shù)可多達(dá)上萬次。使用可編程邏輯器件可大大簡化硬件系統(tǒng)，降低成本，提高系統(tǒng)的可靠性，靈活性。因此，自20 世紀(jì)70 年代問世以后，受到廣大工程人員的青睞，被廣泛應(yīng)用于工業(yè)控制，通信設(shè)備，智能儀表，計(jì)算機(jī)硬件和醫(yī)療電子儀器等多個(gè)領(lǐng)域。目前，PLD

13、 主要分為FPGA(現(xiàn)場可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)兩大類。FPGA 和CPLD 最明顯的特點(diǎn)是高集成度，高速度和高可靠性。高速度表現(xiàn)在其時(shí)鐘延時(shí)可小至納秒級(jí)，結(jié)合并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測控方面有著非常廣闊的應(yīng)用前景;其高可靠性和高集成度表現(xiàn)在幾乎可將整個(gè)系統(tǒng)集成于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小了系統(tǒng)體積，也易于管理和屏蔽。Altera 公司是世界上大的可編程邏輯器件供應(yīng)商之一。其主要產(chǎn)品有MAX7000/9000，F(xiàn)LEX10K，APEX20K，ACEX1K，Stratix，Cyclone 等系列。Altera 公司在20 世紀(jì)90 年代以后發(fā)展很

14、快，業(yè)界普遍認(rèn)為其開發(fā)工具M(jìn)AX+plus是最成功的EDA開發(fā)平臺(tái)之一，Quartus是MAX+plus的升級(jí)版本。Xilinx 公司是FPGA 的發(fā)明者，其產(chǎn)品種類較全，主要有XC9500/4000，Spartan，Virtex，Coolrunner(XPLA3)等。Xilinx 公司是與Altera 公司齊名的可編程邏輯器件供應(yīng)商，在歐洲用Xilinx 器件的人多，在日本和亞太地區(qū)用Altera 器件的人多，在美國則是平分秋色。全球PLD/FPGA 產(chǎn)品60%以上是由Altera 和Xilinx 提供的?？梢灾v，Altera 和Xilinx 共同決定了PLD 技術(shù)的發(fā)展方向。Lattice

15、 公司是ISP(在系統(tǒng)可編程)技術(shù)的發(fā)明者，其主要產(chǎn)品有ispL2000/5000/8000，MACH4/5，ispMACH4000 等。與Altera 公司和Xilinx 公司相比，Lattice 的開發(fā)工具略遜一籌，大規(guī)模PLD，F(xiàn)PGA 的競爭力也不夠強(qiáng)，但其中小規(guī)模PLD 比較有特色。Lattic e于1999 年推出可編程模擬器件，現(xiàn)已成為全球第三大可編程邏輯器件供應(yīng)商。Actel 公司是反熔絲(一次性編程)PLD 的領(lǐng)導(dǎo)者。由于其PLD 具有抗輻射，耐高低溫，功耗低和速度快等優(yōu)良品質(zhì)，在軍工產(chǎn)品和宇航產(chǎn)品上有較大優(yōu)勢，而Altera 和Xilinx 公司則一般不涉足軍品和宇航市場。

16、2.3 EDA 軟件目前在國內(nèi)比較流行的EDA 軟件6工具主要有Altera公司的MAX+plus和Quartus，Lattice 公司的Expert LEVER 和Synario，Xilinx 公司的Foundation 和Alliance，Actel 公司的Actel Designer 等。3.DAC0832接口電路設(shè)計(jì)原理3.1 DAC0832 接口電路設(shè)計(jì)DAC0832是采用CMOS/Si-Cr工藝實(shí)現(xiàn)的8位D/A轉(zhuǎn)換器。該芯片包含8位輸入寄存器、8位DAC寄存器、8位D/A轉(zhuǎn)換器。DAC0832中有兩級(jí)鎖存器，第一級(jí)即輸入寄存器，第二級(jí)即DAC寄存器，可以工作在雙緩沖方式下。FPGA

17、與DAC0832接口電路原理圖 FPGA_IO18向DAC0832的數(shù)據(jù)輸入口（DI0DI7）輸送數(shù)據(jù)。FPGA_IO9提供DAC0832數(shù)據(jù)鎖存允許控制信號(hào)ILE，高電平有效。FPGA_IO10提供DAC0832控制信號(hào)（CS：片選信號(hào)；Xfer：數(shù)據(jù)傳輸控制信號(hào)；WR1、WR2：DAC寄存器寫選通信號(hào)），低電平有效。Iout1、Iout2、Rfb與運(yùn)算放大器LM324完成電流/電壓的轉(zhuǎn)換（DAC0832屬電流輸出型）。3.2 DAC0832 接口電路程序設(shè)計(jì)DAC0832 輸出控制時(shí)序圖根據(jù)DAC0832 輸出控制時(shí)序，利用接口電路圖，通過改變輸出數(shù)據(jù)設(shè)計(jì)一個(gè)鋸齒波發(fā)生器。DAC0832是

18、8位的D/A轉(zhuǎn)換器，轉(zhuǎn)換周期為1s。鋸齒波形數(shù)據(jù)可以由256個(gè)點(diǎn)構(gòu)成，每個(gè)點(diǎn)的數(shù)據(jù)長度為8位。又因?yàn)镕PGA的系統(tǒng)時(shí)鐘為50MHz，必須對(duì)其進(jìn)行分頻處理,這里進(jìn)行64分頻，得到的鋸齒波的頻率為762.9Hz。4.軟件設(shè)計(jì)與仿真4.1 VHDL 程序設(shè)計(jì)DAC0832輸出控制接口電路程序符號(hào)圖DAC0832 接口電路程序:-文件名：DAC0832.VHD-功能：產(chǎn)生頻率為762.9Hz的鋸齒波。-最后修改日期：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_ar

19、ith.all;entity DAC0832 is port(clk:in std_logic; -系統(tǒng)時(shí)鐘 rst:in std_logic; -復(fù)位信號(hào) ile:out std_logic; -數(shù)據(jù)鎖存允許信號(hào) cont:out std_logic; -控制信號(hào)（WR1、WR2、CS、Xfer） data_out:out std_logic_vector(7 downto 0); -波形數(shù)據(jù)輸出 end DAC0832; architecture behav of DAC0832 is signal q:integer range 0 to 63; -計(jì)數(shù)器signal data:std_

20、logic_vector(7 downto 0); -波形數(shù)據(jù)beginprocess(clk)beginif rst='1' then q<=0; -復(fù)位，對(duì)計(jì)數(shù)器q清零elsif clk'event and clk='1' then if q=63 then q<=0; -此IF語句對(duì)系統(tǒng)時(shí)鐘進(jìn)行64分頻 if data="11111111" then data<="00000000" -此IF語句產(chǎn)生鋸齒波波形數(shù)據(jù) else data<=data+1; end if; else q&l

21、t;=q+1; end if;end if;end process;ile<='1'cont<='0'data_out<=data; -ile、cont賦值；波形數(shù)據(jù)輸出end behav;5. 軟件仿真5.1 編輯和輸入設(shè)計(jì)文件新建一個(gè)文件夾，建立VHDL 文件，輸入源程序，文件存盤。 圖5-1 建立VHDL 文件5.2 創(chuàng)建工程打開并建立新工程管理窗口，講設(shè)計(jì)文件加入工程中，選擇目標(biāo)芯片，做好相應(yīng)設(shè)置。 圖5-3 建立工程文件 圖5-4 將VHDL 文件加入工程 圖5-5 FPGA 器件選擇5.3 全程綜合與編譯 圖5-6 綜合與編譯5.4 仿真測試打開波形編輯器，設(shè)置仿真時(shí)間區(qū)域，保存波形文件，將工程的端口信號(hào)加入到波形編輯器中，編輯輸入信號(hào)，設(shè)置相應(yīng)參數(shù)和格式，啟動(dòng)仿真器，觀察仿真結(jié)果。 圖5-6 仿真波形觀察仿真結(jié)果，發(fā)現(xiàn)得到了對(duì)輸入時(shí)鐘這里進(jìn)行64分