FPGA設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書(2013)

1、FPGA設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書安全操作注意事項(xiàng)1、 接插下載電纜前，請(qǐng)務(wù)必關(guān)閉實(shí)驗(yàn)箱開(kāi)關(guān)，避免損壞下載電纜或?qū)嶒?yàn)箱器件。2、 操作過(guò)程中應(yīng)防止靜電。3、 保持實(shí)驗(yàn)箱和電路板的表面清潔。4、 小心輕放，避免不必要的硬件損傷或者人身受傷。實(shí)驗(yàn)箱簡(jiǎn)介實(shí)驗(yàn)一 簡(jiǎn)單組合邏輯設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康暮腿蝿?wù) 1、 熟習(xí)Quartus II軟件的使用； 2、 掌握用原理圖輸入法和硬件描述語(yǔ)言（Verilog HDL）兩種方法來(lái)設(shè)計(jì)邏輯電路； 3、 通過(guò)電路的仿真及驗(yàn)證，進(jìn)一步了解4選1數(shù)據(jù)選擇器的功能； 二、實(shí)驗(yàn)內(nèi)容1、用原理圖輸入法來(lái)設(shè)計(jì)4選1數(shù)據(jù)選擇器參照按圖1-1所示來(lái)編輯完成4選1數(shù)據(jù)選擇器的原理圖輸入，其中a、b、

2、c、d 為數(shù)據(jù)輸入端，sel1、sel0為控制輸入端，q為4選1數(shù)據(jù)輸出端。存盤仿真后，觀察仿真波形，以驗(yàn)證數(shù)據(jù)選擇器的功能。圖1-1 4選1數(shù)據(jù)選擇器原理圖2、用Verilog HDL硬件描述語(yǔ)言來(lái)設(shè)計(jì)4選1數(shù)據(jù)選擇器 用QuartusII中的文本編輯器，編輯輸入4選1數(shù)據(jù)選擇器源程序： module m41( a, b, c, d, sel, q); input a,b,c,d; input 1:0sel; output q; reg q; always ( sel) case(sel) 2b00: q=a; 2b01: q=b; 2b10: q=c; 2b11: q=d; endcase

3、 endmodule程序中的a、b、c、d 依然為數(shù)據(jù)輸入端，sel1、sel0為控制輸入端，q為4選1數(shù)據(jù)輸出端。同樣存盤后進(jìn)行仿真，并觀察仿真波形，以驗(yàn)證數(shù)據(jù)選擇器的功能。三、實(shí)驗(yàn)儀器、設(shè)備及材料 電腦、EDA軟件、實(shí)驗(yàn)箱、下載電纜。四、實(shí)驗(yàn)原理4選1數(shù)據(jù)選擇器的原理框圖及真值表如圖1-2及表1-1所示，sel1:0可能出現(xiàn)四種組合情況： 00 01 10 11，它分別對(duì)應(yīng)選通四個(gè)不同的數(shù)據(jù)輸入a、b、c、d，從q端輸出。結(jié)合以前所學(xué)數(shù)字電路的知識(shí)，可由真值表得出利用“與非門”實(shí)現(xiàn)的邏輯電路，進(jìn)而可用QuartusII原理圖輸入方法，設(shè)計(jì)出該4選1數(shù)據(jù)選擇器；如應(yīng)用EDA技術(shù)所學(xué)的Veri

4、log HDL硬件描述語(yǔ)言來(lái)描述該電路功能，即可設(shè)計(jì)出該4選1數(shù)據(jù)選擇器的源程序。dabcqsel1:0四選一電路圖1-2 4選1數(shù)據(jù)選擇器的原理框圖五、重點(diǎn)、難點(diǎn) 本實(shí)驗(yàn)技術(shù)重點(diǎn)在于理解4選1數(shù)據(jù)選擇器的功能后，用原理圖輸入法和硬件描述語(yǔ)言（Verilog HDL）兩種方法來(lái)設(shè)計(jì)該邏輯電路。 其難點(diǎn)是要仿真出4選1數(shù)據(jù)選擇器的波形，然后通過(guò)觀測(cè)仿真波形，來(lái)驗(yàn)證該數(shù)據(jù)選擇器的功能。六、實(shí)驗(yàn)步驟（一）原理圖輸入法的設(shè)計(jì)步驟：（1）進(jìn)入Windows 操作系統(tǒng)，雙擊Quartus II圖標(biāo)，啟動(dòng)軟件。1、 單擊File New Project Wizard菜單，輸入文件名路徑與設(shè)計(jì)項(xiàng)目的名字mux

5、41，點(diǎn)擊finish, 完成設(shè)計(jì)項(xiàng)目建立。點(diǎn)擊Assignment Device菜單，選擇器件（本設(shè)計(jì)選用cyclone 系列的EP1C12Q240C8）。 2、啟動(dòng)菜單File New，選擇Block Diagram/Schematic File，點(diǎn)OK，啟動(dòng)原理圖編輯器。畫出圖1-1（具體方法見(jiàn)后面說(shuō)明）。默認(rèn)存盤名為mux41，保存。（2）設(shè)計(jì)的輸入1. 在原理圖空白處雙擊，會(huì)出現(xiàn)元件選擇對(duì)話框，在name處輸入元件名，點(diǎn)OK完成元件放置。依次放置4個(gè)三輸入端與門（and3）、1個(gè)四輸入端或門（or4），2個(gè)非門（not）器件、及6個(gè)輸入端（input）、1個(gè)輸入端（output）在原

6、理圖上；2. 添加連線到器件的管腳上 把鼠標(biāo)移到元件引腳附近，則鼠標(biāo)光標(biāo)自動(dòng)由箭頭變?yōu)槭郑醋∈髽?biāo)右鍵拖動(dòng)，即可畫出連線, 參照?qǐng)D1連好相應(yīng)元件的輸入、輸出腳。3.保存原理圖單擊保存按鈕。原理圖文件出現(xiàn)在紅色箭頭所指的地方。（3）編譯點(diǎn)擊菜單欄上紅色箭頭所指的工具圖標(biāo)，完成編譯。圖1-3 編譯（4）仿真設(shè)計(jì)文件 編譯沒(méi)有錯(cuò)誤可以進(jìn)行仿真。點(diǎn)擊 File New菜單。選擇other files中的vector waveform file。畫出輸入波形，執(zhí)行仿真命令，啟動(dòng)仿真并觀察仿真波形，進(jìn)行設(shè)計(jì)電路的功能驗(yàn)證。點(diǎn)擊開(kāi)始仿真 圖1-4 新建波形文件的選擇對(duì)話框（二）用Verilog HDL語(yǔ)言

7、完成的設(shè)計(jì)步驟：（1）、運(yùn)行Quartus II軟件，先建立一個(gè)新的項(xiàng)目。（2）、啟動(dòng)File New菜單命令（如圖1-5）; 圖1-5 新建文本文件的選擇對(duì)話框（3）、選擇verilog hdl file，點(diǎn)擊OK后，鍵入上面“二、實(shí)驗(yàn)內(nèi)容”中的程序。（4）、以默認(rèn)文件名和路徑保存。（5）參照原理圖輸入設(shè)計(jì)進(jìn)行仿真，并觀察仿真波形，以驗(yàn)證所設(shè)計(jì)電路的功能。七、實(shí)驗(yàn)報(bào)告要求1. 對(duì)于原理圖設(shè)計(jì)要求有設(shè)計(jì)過(guò)程。2. 詳細(xì)論述實(shí)驗(yàn)步驟。3. 給出原理圖輸入法和Verilog HDL語(yǔ)言設(shè)計(jì)兩種方法的仿真波形。八、實(shí)驗(yàn)注意事項(xiàng)1. 使用原理圖設(shè)計(jì)時(shí)，其文件名mux41.gdf要與仿真的波形文件名mu

8、x41.vwf相同，只是文件的后綴不同；使用Verilog HDL語(yǔ)言設(shè)計(jì)時(shí)，其文件名(m4_1.V)要與模塊名module m4_1( a, b, c, d, sel, q);相同，且仿真的波形文件名m4_1.vwf也要相同。2. 用原理圖輸入法和Verilog HDL語(yǔ)言兩種方法所做的設(shè)計(jì)，一定要建兩個(gè)不同的工程，最好放在不同的目錄中，且目錄名不要出現(xiàn)中文字符。3.在Waveform Editor仿真時(shí)，應(yīng)先在菜單選項(xiàng)的Edit/ Grid Size中所彈出的對(duì)話框中將Grid Size:改為1.0us；并菜單選項(xiàng)的Edit/ End Time中所彈出的對(duì)話框中將Grid Size改為10

9、0.0us，以方便觀察、理解仿真得到的波形。九、思考題 1. 如何用設(shè)計(jì)好的4選1數(shù)據(jù)選擇器，來(lái)實(shí)現(xiàn)8選1數(shù)據(jù)選擇器的設(shè)計(jì)（用原理圖輸入法來(lái)設(shè)計(jì)），試給出設(shè)計(jì)與仿真的結(jié)果。 2.談?wù)勈褂迷韴D輸入法和Verilog HDL語(yǔ)言設(shè)計(jì)兩種方法的優(yōu)劣心得。實(shí)驗(yàn)二 組合邏輯電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、繼續(xù)學(xué)習(xí)Verilog HDL基本語(yǔ)法；2、鞏固Quartus II環(huán)境下的Verilog HDL編程設(shè)計(jì)的基礎(chǔ)二、主要儀器設(shè)備EDA實(shí)驗(yàn)系統(tǒng)1臺(tái)PC機(jī)三、實(shí)驗(yàn)內(nèi)容1、設(shè)計(jì)一個(gè)四線至二線編碼器，其真值表如下：表2.1 四線至二線編碼器的真值表2、 設(shè)計(jì)一個(gè)2位信號(hào)的比較器，該比較器的電路符號(hào)如圖2.1所示。圖

10、2.1 比較器電路符號(hào)引腳說(shuō)明：A、B皆為二位信號(hào)；CLK為時(shí)鐘脈沖輸入；RST為清除控制信號(hào)。AGTB：當(dāng)A>B時(shí)，其值為1，否則為0；AEQB：當(dāng)A=B時(shí)，其值為1，否則為0；ALTB：當(dāng)A<B時(shí)，其值為1，否則為0；3、設(shè)計(jì)一個(gè)八位全加器。四、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)，軟件編譯，管腳分配，硬件測(cè)試結(jié)果等內(nèi)容。實(shí)驗(yàn)三 一般計(jì)數(shù)器的設(shè)計(jì)及ModelSim 仿真測(cè)試一、實(shí)驗(yàn)?zāi)康?、掌握一般計(jì)數(shù)器的設(shè)計(jì)方法；2、了解ModelSim 仿真測(cè)試方法。二、主要儀器設(shè)備EDA實(shí)驗(yàn)系統(tǒng)1臺(tái)PC機(jī)三、實(shí)驗(yàn)內(nèi)容1、設(shè)計(jì)一個(gè)8421BCD十進(jìn)制計(jì)數(shù)器，并將計(jì)數(shù)結(jié)果在LED

11、或數(shù)碼管上顯示。2、利用ModelSiml工具進(jìn)行仿真測(cè)試。四、ModelSim仿真步驟見(jiàn)參考資料ModelSim操作簡(jiǎn)介五、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)，軟件編譯，仿真結(jié)果及分析，硬件測(cè)試等內(nèi)容。實(shí)驗(yàn)四 時(shí)序邏輯電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康睦斫庥|發(fā)器和計(jì)數(shù)器的概念，掌握時(shí)序器件的Verilog HDL語(yǔ)言程序設(shè)計(jì)的方法二、主要儀器設(shè)備EDA實(shí)驗(yàn)系統(tǒng)1臺(tái)PC機(jī)三、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)以下內(nèi)容：1、 基本的D觸發(fā)器；2、 同步復(fù)位的D觸發(fā)器；3、 異步復(fù)位的D觸發(fā)器；4、 同步置位/復(fù)位的D觸發(fā)器；5、 設(shè)計(jì)一個(gè)簡(jiǎn)單的加法或減法計(jì)數(shù)器，并用LED或數(shù)碼管顯示四、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫出

12、實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)，管腳分配，用示波器觀察D觸發(fā)器波型；計(jì)數(shù)器用LED或數(shù)碼管顯示，并提交其仿真結(jié)果及分析。 實(shí)驗(yàn)五 有限狀態(tài)機(jī)（FSM）的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、了解FSM的應(yīng)用范圍和兩種類型的不同特點(diǎn)；2、掌握FSM的電路結(jié)構(gòu)和設(shè)計(jì)要點(diǎn)。二、主要儀器設(shè)備EDA實(shí)驗(yàn)系統(tǒng)一臺(tái)三、實(shí)驗(yàn)原理FSM適合于設(shè)計(jì)數(shù)字系統(tǒng)的控制模塊。用Verilog HDL的case/if-else等語(yǔ)句能很好地描述基于狀態(tài)機(jī)的設(shè)計(jì)。狀態(tài)機(jī)可以認(rèn)為是組合邏輯和時(shí)序邏輯的特殊組合。時(shí)序邏輯部分用于存貯狀態(tài)，組合電路用于狀態(tài)譯碼和產(chǎn)生輸出信號(hào)。狀態(tài)機(jī)的下一個(gè)狀態(tài)不僅與輸入信號(hào)有關(guān)，還與狀態(tài)寄存器當(dāng)前所處的狀態(tài)有關(guān)。狀態(tài)機(jī)分為

13、Mealy和Moore兩種類型，前者的輸出只是當(dāng)前狀態(tài)的函數(shù)，也就是狀態(tài)的轉(zhuǎn)換與輸入信號(hào)無(wú)關(guān)，后者的輸出則是當(dāng)前狀態(tài)和當(dāng)前輸入的函數(shù)，即狀態(tài)的轉(zhuǎn)換與輸入信號(hào)有關(guān)。狀態(tài)機(jī)的表示方法：狀態(tài)圖、狀態(tài)表和流程圖。四、實(shí)驗(yàn)內(nèi)容檢測(cè)一個(gè)5位二進(jìn)制序列“10010”五、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)，軟件編譯，仿真結(jié)果及分析，硬件測(cè)試等內(nèi)容。實(shí)驗(yàn)六 基于模塊多層次引用的結(jié)構(gòu)化電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、了解復(fù)雜電路與系統(tǒng)的“top-down”設(shè)計(jì)思想；2、掌握簡(jiǎn)單多層次電路的描述方法。二、主要儀器設(shè)備EDA/SOPC實(shí)驗(yàn)系統(tǒng)1臺(tái)三、實(shí)驗(yàn)原理1、多層次結(jié)構(gòu)電路的設(shè)計(jì)1、復(fù)雜數(shù)字系統(tǒng)可采用“to

14、p-down”的方法進(jìn)行設(shè)計(jì)：首先把系統(tǒng)分為幾個(gè)模塊，每個(gè)模塊在分為幾個(gè)子模塊，依次類推，知道易于實(shí)現(xiàn)為止。這種“top-down”的方法能夠把復(fù)雜的設(shè)計(jì)分為許多簡(jiǎn)單的設(shè)計(jì)來(lái)實(shí)現(xiàn)，同時(shí)也適合于多人進(jìn)行合作開(kāi)發(fā)。多層次結(jié)構(gòu)電路的描述既可以采用文本方式，也可以采用圖形和文本混合設(shè)計(jì)的方式。被調(diào)用模塊的指定方式：1）文件復(fù)制方式；2）使用include語(yǔ)句；3）庫(kù)管理方式。2、設(shè)計(jì)實(shí)例分析這個(gè)實(shí)例的功能是將并行數(shù)據(jù)轉(zhuǎn)化為串行數(shù)據(jù)送交外部電路編碼，并將解碼后得到的串行數(shù)據(jù)轉(zhuǎn)化為并行數(shù)據(jù)交由CPU處理。顯而易見(jiàn)，這實(shí)際上是兩個(gè)獨(dú)立的邏輯功能，分別設(shè)計(jì)為獨(dú)立的模塊，然后再合并為一個(gè)模塊顯得目的明確、層次清

15、晰。模塊源代碼/ - p_to_s.v -modulep_to_s(D_in,T0,data,SEND,ESC,ADD_100);output D_in,T0; / D_in是串行輸出，T0是移位時(shí)鐘并給 / CPU中斷，以確定何時(shí)給出下個(gè)數(shù)據(jù)。input7:0 data; /并行輸入的數(shù)據(jù)。input SEND,ESC,ADD_100; /SEND、ESC共同決定是否進(jìn)行并到串 /的數(shù)據(jù)轉(zhuǎn)化。ADD_100決定何時(shí)置數(shù)。wire D_in,T0;reg7:0 DATA_Q,DATA_Q_buf;assign T0 = ! (SEND & ESC); /形成移位時(shí)鐘。.assign D

16、_in = DATA_Q7; /給出串行數(shù)據(jù)。always (posedge T0 or negedge ADD_100) /ADD_100下沿置數(shù),T0上沿移位。 begin if(!ADD_100) DATA_Q = data; else begin DATA_Q_buf = DATA_Q<<1; /DATA_Q_buf作為中介，以令綜合器 DATA_Q = DATA_Q_buf; /能辨明。 end endendmodule在p_to_s.v中，由于移位運(yùn)算雖然可綜合，但是不是簡(jiǎn)單的RTL級(jí)描述，直接用DATA_Q<=DATA_Q<<1的寫法在綜合時(shí)會(huì)令綜合

17、器產(chǎn)生誤解。另外，在該設(shè)計(jì)中，由于時(shí)鐘T0的頻率較低，所以沒(méi)有象以往那樣采用低電平置數(shù)，而是采用ADD_100的下降沿置數(shù)。/- s_to_p.v -module s_to_p(T1, data, D_out,DSC,TAKE,ADD_101); output T1; /給CPU中斷，以確定CPU何時(shí)取轉(zhuǎn)化 /得到的并行數(shù)據(jù)。 output 7:0 data; input D_out, DSC, TAKE, ADD_101; /D_out提供輸入串行數(shù)據(jù)。DSC、TAKE /共同決定何時(shí)取數(shù)。 wire 7:0 data; wire T1,clk2; reg 7:0 data_latch, d

18、ata_latch_buf; assign clk2 = DSC & TAKE ; /提供移位時(shí)鐘。 assign T1 = !clk2; assign data = (!ADD_101) ? data_latch : 8'bz; always (posedge clk2) begin data_latch_buf = data_latch << 1; /data_latch_buf作緩沖 data_latch = data_latch_buf; /，以令綜合器能辯明。 data_latch0 = D_out; endendmodule將上面的兩個(gè)模塊合并起來(lái)的sy

19、s.v的源代碼：/- sys.v -include "./p_to_s.v"include "./s_to_p.v"module sys(D_in,T0,T1, data, D_out,SEND,ESC,DSC,TAKE,ADD_100,ADD_101); input D_out,SEND,ESC,DSC,TAKE,ADD_100,ADD_101; inout 7:0 data; output D_in,T0,T1; p_to_s p_to_s(.D_in(D_in),.T0(T0),.data(data),.SEND(SEND),.ESC(ESC),.

20、ADD_100(ADD_100); s_to_p s_to_p(.T1(T1),.data(data),.D_out(D_out),.DSC(DSC),.TAKE(TAKE),.ADD_101(ADD_101); endmodule四、實(shí)驗(yàn)內(nèi)容完成實(shí)驗(yàn)原理中的所有步驟，并用ModelSim進(jìn)行仿真五、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括仿真結(jié)果及分析、硬件實(shí)現(xiàn)、硬件測(cè)試等內(nèi)容。實(shí)驗(yàn)七 交通燈設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康木C合運(yùn)用Verilog HDL語(yǔ)言進(jìn)行時(shí)序設(shè)計(jì)二、主要儀器設(shè)備EDA實(shí)驗(yàn)系統(tǒng)1臺(tái)PC機(jī)三、實(shí)驗(yàn)內(nèi)容編寫時(shí)序控制程序，實(shí)現(xiàn)東西、南北向的交通燈計(jì)數(shù)并亮燈的程序。東西、南北方向紅燈、綠燈亮

21、的時(shí)間各為30秒，黃燈亮?xí)r間為3秒；表7.1 交通燈控制器的狀態(tài)轉(zhuǎn)換表四、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)方案，包括程序設(shè)計(jì)，軟件編譯，仿真結(jié)果及分析，硬件測(cè)試等內(nèi)容。選做實(shí)驗(yàn)一 秒表的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、實(shí)現(xiàn)FPGA對(duì)四位動(dòng)態(tài)數(shù)碼管的控制；2、熟悉模塊化編程的操作流程二、主要儀器設(shè)備EDA/SOPC實(shí)驗(yàn)系統(tǒng)1臺(tái)三、實(shí)驗(yàn)要求1、秒表的最小計(jì)時(shí)單位為0.1秒；2、設(shè)計(jì)的秒表能夠?qū)崿F(xiàn)暫停和繼續(xù)計(jì)時(shí)的功能。五、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)，軟件編譯，仿真結(jié)果及分析，硬件測(cè)試等內(nèi)容。選做實(shí)驗(yàn)二 出租車計(jì)費(fèi)器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?了解出租車計(jì)費(fèi)器的工作原理。2學(xué)會(huì)用Verilog HD

22、L 語(yǔ)言編寫正確的七段碼管顯示程序。3掌握用Verilog HDL編寫復(fù)雜功能模塊。4掌握電機(jī)測(cè)速、顯示電器、計(jì)數(shù)電路的設(shè)計(jì)方法。5熟悉狀態(tài)機(jī)在數(shù)字系統(tǒng)設(shè)計(jì)中的應(yīng)用二、主要儀器設(shè)備EDA/SOPC實(shí)驗(yàn)系統(tǒng)1臺(tái)三、實(shí)驗(yàn)原理出租車計(jì)費(fèi)器一般都是按公里計(jì)費(fèi)，通常是起步價(jià)xx 元（xx 元可以行走2 公里），然后再是xx 元/公里。所以要完成一個(gè)出租車計(jì)費(fèi)器，就要有兩個(gè)計(jì)數(shù)單位，一個(gè)用來(lái)計(jì)公里，另外一個(gè)用來(lái)計(jì)費(fèi)用。通常在出租車的輪子上都有傳感器，用來(lái)記錄車輪轉(zhuǎn)動(dòng)的圈數(shù)，而車輪子的周長(zhǎng)是固定的，所以知道了圈數(shù)自然也就知道了里程。在這個(gè)實(shí)驗(yàn)中，就要模擬出租車計(jì)費(fèi)器的工作過(guò)程，用直流電機(jī)模擬出租車輪子，通過(guò)

23、傳感器，可以得到電機(jī)每轉(zhuǎn)一周輸出一個(gè)脈沖波形。結(jié)果的顯示用8 個(gè)七段碼管，前四個(gè)顯示里程，后四個(gè)顯示費(fèi)用。在設(shè)計(jì)verilog 程序時(shí)，首先在復(fù)位信號(hào)的作用下將所有用到的寄存器進(jìn)行清零，然后開(kāi)始設(shè)定到起步價(jià)記錄狀態(tài)，在此狀態(tài)時(shí)，在起步價(jià)規(guī)定的里程里都一直顯示起步價(jià)，直到路程超過(guò)起步價(jià)規(guī)定的里程時(shí)，系統(tǒng)轉(zhuǎn)移到每公里計(jì)費(fèi)狀態(tài)，此時(shí)每增加一公里，計(jì)費(fèi)器增加相應(yīng)的費(fèi)用。為了便于顯示，在編寫過(guò)程中的數(shù)據(jù)用BCD 碼來(lái)顯示，這樣就不存在數(shù)據(jù)格式轉(zhuǎn)換的問(wèn)題。比如表示一個(gè)三位數(shù)，那么就分別用四位二進(jìn)制碼來(lái)表示，當(dāng)個(gè)位數(shù)字累加大于9時(shí)，將其清零，同時(shí)十位數(shù)字加1，依此類推。四、實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)要完成的任務(wù)就是設(shè)計(jì)

24、一個(gè)簡(jiǎn)單的出租車計(jì)費(fèi)器，要求是起步價(jià)3 元，準(zhǔn)行1 公里，以后1 元/公里。顯示部分的七段碼管掃描時(shí)鐘選擇時(shí)鐘模塊的1KHz，電機(jī)模塊的跳線選擇GND 端，這樣通過(guò)旋鈕電機(jī)模塊的電位器，即可達(dá)到控制電機(jī)轉(zhuǎn)速的目的。另外用按鍵模塊的S1 來(lái)作為整個(gè)系統(tǒng)的復(fù)位按鈕，每復(fù)位一次，計(jì)費(fèi)器從頭開(kāi)始計(jì)費(fèi)。直流電機(jī)用來(lái)模擬出租車的車輪子，沒(méi)轉(zhuǎn)動(dòng)一圈認(rèn)為是行走1 米，所以每旋轉(zhuǎn)1000 圈，認(rèn)為車子前進(jìn)1 公里。系統(tǒng)設(shè)計(jì)是需要檢測(cè)電機(jī)的轉(zhuǎn)動(dòng)情況，每轉(zhuǎn)一周，計(jì)米計(jì)數(shù)器增加1。七段碼管顯示要求為前4 個(gè)顯示里程，后3 個(gè)顯示費(fèi)用。五、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)，軟件編譯，仿真結(jié)果及分析，硬

25、件測(cè)試等內(nèi)容。選做實(shí)驗(yàn)三 頻率計(jì)的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康? 了解頻率計(jì)的工作原理。2 體會(huì)FPGA 在數(shù)字系統(tǒng)設(shè)計(jì)方面的靈活性。3 掌握Verilog HDL 在測(cè)量模塊設(shè)計(jì)方面的技巧。二、主要儀器設(shè)備EDA/SOPC實(shí)驗(yàn)系統(tǒng)1臺(tái)、信號(hào)源1臺(tái)三、實(shí)驗(yàn)原理所謂頻率就是周期性信號(hào)在單位時(shí)間（1s）內(nèi)變化的次數(shù)。若在一定時(shí)間間隔T（也稱閘門時(shí)間）內(nèi)測(cè)得這個(gè)周期性信號(hào)的重復(fù)變化次數(shù)為N，則其頻率可表示為fN/T由上面的表示式可以看到，若時(shí)間間隔T 取1s，則fN，但是這種頻率計(jì)僅能測(cè)出頻率大于或者等于1Hz 的情況，且頻率越高，精度也越高。實(shí)際應(yīng)用中，頻率計(jì)的閘門時(shí)間十個(gè)可變量，當(dāng)頻率小于1Hz 是，閘門時(shí)

26、間就要適當(dāng)放大。本實(shí)驗(yàn)中為了簡(jiǎn)化實(shí)驗(yàn)代碼，閘門時(shí)間固定為1s，閘門信號(hào)是一個(gè)0.5Hz 的方波，在閘門有效（高電平）期間，對(duì)輸入的脈沖進(jìn)行計(jì)數(shù)，在閘門信號(hào)的下降沿時(shí)刻，所存當(dāng)前的計(jì)數(shù)值，并且清零所有的頻率計(jì)數(shù)器。由于閘門時(shí)間是1s（0.5Hz 方波），所以顯示的頻率是1s 鐘更新一次，且顯示的內(nèi)容是閘門下降沿時(shí)鎖存的值。在設(shè)計(jì)頻率計(jì)的時(shí)候，八個(gè)七段碼管最多可以顯示99,999,999Hz，因此在設(shè)計(jì)時(shí)候用八個(gè)4 位二進(jìn)制碼（BCD 碼）來(lái)表示，另外還必須有同樣的八個(gè)4 位二進(jìn)制碼來(lái)對(duì)輸入的頻率進(jìn)行計(jì)數(shù)，在閘門下降沿的時(shí)候，將后者的值鎖存到前者的8 個(gè)寄存器中。另外為了讀數(shù)方便，在顯示時(shí)需要進(jìn)行

27、判斷，假如頻率的值小于1KHz 并且大于100Hz，那么只顯示三位有效值，其他高位全部不顯示。四、實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)要完成的任務(wù)就是設(shè)計(jì)一個(gè)頻率計(jì)，系統(tǒng)時(shí)鐘選擇實(shí)驗(yàn)箱時(shí)鐘模模塊的1KHz 時(shí)鐘，閘門時(shí)間為1s（0.5Hz，需要對(duì)系統(tǒng)時(shí)鐘進(jìn)行2000 分頻），在閘門為高電平期間，對(duì)輸入的頻率進(jìn)行計(jì)數(shù)，當(dāng)閘門變低的時(shí)候，記錄當(dāng)前的頻率值，并將頻率計(jì)數(shù)器清零，頻率的顯示每過(guò)2 秒刷新一次。頻率計(jì)的輸入從實(shí)驗(yàn)箱的觀察模塊的探針輸入。五、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)，軟件編譯，仿真結(jié)果及分析，硬件測(cè)試等內(nèi)容。附 錄FPGA接口對(duì)照表復(fù)位信號(hào)信號(hào)名稱對(duì)應(yīng)FPGA引腳RESET240串行接

28、口（RS-232）信號(hào)名稱對(duì)應(yīng)FPGA引腳RXD1195TXD1128RXD2223TXD2222VGA接口信號(hào)名稱對(duì)應(yīng)FPGA引腳R219G218B217HS216VS215PS/2接口信號(hào)名稱對(duì)應(yīng)FPGA引腳CLOCK214DATA213USB接口模塊信號(hào)名稱對(duì)應(yīng)FPGA引腳DB0228DB1233DB2234DB3235DB4236DB5237DB6238DB7239A0227WR224RD225CS208INT207SUSPEND206LCD顯示模塊信號(hào)名稱對(duì)應(yīng)FPGA引腳DB0228DB1233DB2234DB3235DB4236DB5237DB6238DB7239C/D227WR2

29、24RD225CS226以太網(wǎng)接口模塊信號(hào)名稱對(duì)應(yīng)FPGA引腳SA096/38SA195SA294SA393SA488SA587SA686SA785SA884SA983SD098SD1100SD241SD3104SD4106SD5108SD6114SD7116SD899SD9101SD1047SD11105SD12107SD13113SD14115SD15117RD82WR23AEN79INT39RESET21LED顯示模塊信號(hào)名稱對(duì)應(yīng)FPGA引腳D1_198D1_299D1_3100D1_4101D1_541D1_647D1_7104D1_8105D2_1106D2_2107D2_3108D2_4113D2_5114D2_6115D2_7116D2_8117撥檔開(kāi)關(guān)信號(hào)名稱對(duì)應(yīng)FPGA引腳K11